Centro de asistencia de PI de interfaces de memoria externa
La página de soporte de la interfaz de memoria externa (EMIF) proporciona el proceso de diseño de principio a fin para FPGAs.
Introducción
La página de compatibilidad con la interfaz de memoria externa (EMIF) te ayudará a encontrar información sobre Agilex™ 7, Stratix® 10, Arria® 10 y Cyclone® 10 FPGAs sobre cómo planificar, diseñar, implementar y verificar tus interfaces de memoria externa. También encontrará materiales de depuración, capacitación y otros materiales de recursos en esta página.
Esta página está configurada para guiarlo a través del proceso de diseño de principio a fin.
Para obtener recursos de asistencia sobre otros FPGAs, busque en los siguientes enlaces: recorrido del diseño del protocolo de interfaz Agilex™ 7 FPGA, recorrido del diseño del protocolo de interfaz FPGA Agilex™ 5, documentación FPGA, cursos de capacitación, videos, ejemplos de diseño y base de conocimientos.
1. Selección del dispositivo
¿Cómo selecciono un dispositivo?
Hay dos herramientas disponibles para ayudarle a seleccionar una FPGA basada en sus requisitos de memoria:
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Selector de dispositivos EMIF |
Calculadora de especificaciones EMIF |
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Funciones |
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Asistencia para dispositivos |
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Recursos |
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Herramientas EMIF |
Descarga el selector de dispositivos EMIF para dispositivos Agilex™ 7, Stratix® 10 o Arria® 10 |
¿Cómo selecciono una propiedad intelectual (IP) de memoria externa?
Para obtener información sobre las diversas propiedades intelectuales (PI) de memoria disponibles, consulte el siguiente plan de estudios de capacitación en línea:
Curso de Entrenamiento |
Descripción |
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Introducción a las interfaces IP de memoria en dispositivos FPGA |
Este curso cubre las diferentes opciones de interfaz de memoria externa disponibles, así como las características arquitectónicas y del controlador de memoria dura para Stratix® 10 y Arria® 10 FPGAs. |
Este curso cubre los beneficios de integrar la memoria de gran ancho de banda en los dispositivos Stratix® 10 MX FPGA, las características y opciones para el controlador HBM reforzado y cómo generar la PI de HBM2. |
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Este curso cubre las características y opciones para el controlador HBM reforzado y la interfaz Arm* AMBA 4 AXI entre el controlador y la lógica de usuario. |
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Descripción general del hardware del sistema integrado en chip: interconexión y memoria |
Este curso cubre las características de la SDRAM del subsistema de procesador físico (HPS) y la arquitectura de puente AMBA AXI. |
2. Guías de usuario y documentación
3. Generación de PI EMIF
¿Dónde puedo encontrar información sobre la PI EMIF?
Para obtener información acerca de la propiedad intelectual (PI) de la interfaz de memoria externa (EMIF), consulte las siguientes guías del usuario de PI de interfaces de memoria externa:
- Consulte la sección "Guías del usuario"
¿Cómo genero la IP EMIF?
Para obtener información detallada sobre los parámetros de propiedad intelectual (IP) de la interfaz de memoria externa (EMIF), consulte las siguientes secciones específicas del protocolo dentro de las siguientes guías de usuario de PI EMIF:
Tema |
Agilex™ 7 series F e I |
Agilex™ 7 M | Serie Agilex™ 5 | Stratix® 10 |
Arria® 10 |
Cyclone® 10 |
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Descripciones de los parámetros de la PI de EMIF |
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Nota: Para obtener más información sobre Cómo generar la PI EMIF, consulte las siguientes secciones Guías del usuario y cursos de formación y videos. |
¿Cómo realizo la simulación funcional?
Para obtener información detallada sobre la simulación de la propiedad intelectual (PI) de la interfaz de memoria externa (EMIF), consulte la siguiente sección de las guías del usuario de PI de EMIF:
- Agilex™ 7 series F e I FPGA EMIF IP – Simulación de memoria IP
- Agilex™ serie 7 M FPGA EMIF IP: simulación de memoria IP
- Agilex™ 5 FPGA EMIF IP: simulación de PI de memoria
- Stratix® 10 simulando IP de memoria
- Stratix® 10 MX simulando IP de HBM2
- Arria® 10 simulando IP de memoria
- Cyclone® 10 simulando IP de memoria
Para obtener instrucciones sobre cómo generar un ejemplo de diseño de simulación EMIF y cómo ejecutar simulaciones utilizando el software de simulación ModelSim*-Intel FPGA, consulte las siguientes secciones de las guías de usuario de ejemplos de diseño de PI de EMIF:
- Agilex™ 7 FPGA - Generación del ejemplo de diseño EMIF para simulación
- Agilex™ 5 FPGA - Generación del ejemplo de diseño EMIF para simulación
- Stratix® 10 generando el ejemplo de diseño EMIF para simulación
- Arria® 10 generando el ejemplo de diseño EMIF para simulación
- Cyclone® 10 generando el ejemplo de diseño EMIF para simulación
Para obtener información sobre cómo verificar un diseño EMIF, consulte la sección "Cursos de formación y vídeo" del curso "Verificación de la PI de interfaces de memoria".
¿Dónde puedo encontrar información sobre FPGA ubicación de los pines y recursos?
Para obtener información detallada sobre los pines de la interfaz de memoria externa (EMIF), consulte las siguientes secciones específicas del protocolo en las siguientes guías del usuario de propiedad intelectual (IP) de EMIF:
Para una ubicación de E/S simplificada, consulta el Interface Planner para ver una herramienta de arrastrar y soltar fácil de usar disponible en el software Quartus® Prime Pro Edition para Arria® 10 y Stratix® 10 FPGAs. Consulte los siguientes videos para obtener información sobre cómo utilizar Interface Planner y sus ventajas:
- Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 1 de 2
- Presentamos BluePrint Platform Designer para diseños de interfaces de memoria externa Parte 2 de 2
Para obtener más información sobre Interface Planner para asignaciones de ubicación de recursos, consulte el siguiente plan de estudios de entrenamiento en línea:
Curso de Entrenamiento |
Descripción |
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Diseño rápido y fácil del sistema de E/S con interface planner |
Este curso cubre cómo implementar un plano de planta de recursos de diseño utilizando Interface Planner. |
Recursos adicionales
¿Qué es Ping Pong PHY?
- Ping Pong PHY permite que dos interfaces de memoria compartan buses de direcciones y comandos. Esto es compatible con los protocolos DDR3 y DDR4 y con Stratix® V, Arria® 10 y Stratix® 10 FPGAs. Consulte el siguiente video para obtener información sobre el concepto de PHY de ping pong, sus beneficios y un análisis de los resultados de la simulación:
¿Dónde puedo encontrar información sobre PHYLite?
- ThePHYLite IP le permite crear bloques PHY de interfaz de memoria personalizados para Arria® 10 y Stratix® 10 FPGAs. Para obtener información detallada sobre PHYLite IP, consulte la siguiente guía del usuario:
- Para obtener información detallada sobre cómo asignar correctamente pines para PHYLite en función de diferentes tamaños de grupo DQ/DQS, consulte el siguiente video:
- Video de colocación de pines de grupo PHYLite (Nota: El video también se aplica a Stratix® 10 dispositivos).
- PHYLite IP es compatible con muchos estándares de E/S diferentes y valores de terminación en búferes de entrada y salida para Arria® 10 y Stratix® 10 FPGAs. Consulte el siguiente video para obtener información sobre cómo crear un bloque de terminación en chip (OCT) y cómo asociarlo con el búfer de E/S terminado en la PI de PHYLite:
4. Diseño y simulación de la placa
¿Dónde puedo encontrar información sobre la disposición y el diseño de la placa?
Para obtener información detallada sobre la distribución y el diseño de la placa de la interfaz de memoria externa (EMIF), consulte las siguientes secciones específicas del protocolo en las siguientes guías del usuario de propiedad intelectual (PI) de EMIF:
¿Cómo realizo una simulación de canal/placa?
Para obtener información sobre cómo medir la interferencia entre símbolos (ISI) y la diafonía de escritura y lectura, la organización de pines de comando, dirección, control y datos, y las restricciones de colocación de bancos de E/S, consulte las siguientes directrices:
¿Cómo calculo el sesgo de la placa y la pérdida del canal?
Hay dos herramientas disponibles para ayudarle a calcular el sesgo de la placa y la pérdida del canal:
Tema |
Herramienta de parámetros de sesgo de la placa |
Herramienta de cálculo de pérdidas de canal |
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Funciones |
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Apoyo |
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Herramientas |
¿Dónde puedo encontrar información sobre el cierre de plazos?
Para obtener información sobre el cierre de temporización de la interfaz de memoria externa (EMIF), consulte la siguiente sección de las guías del usuario de propiedad intelectual (IP) de EMIF:
- Agilex™ 7 Serie F e I FPGA Cierre de sincronización EMIF IP
- Cierre de sincronización de IP EMIF de la serie 7 M de Agilex™
- Cierre de sincronización de IP de EMIF de dispositivos Agilex™ 5
- Stratix® 10 Cierre de temporización de IP EMIF
- Arria® 10 Cierre de temporización de PI EMIF
- Cyclone® 10 Cierre de temporización de IP EMIF
5. Depuración
¿Cómo se depura el diseño de la interfaz de la memoria externa?
Para obtener información sobre la depuración de la propiedad intelectual (IP) de la interfaz de memoria externa (EMIF), consulte la siguiente sección de las guías del usuario de PI de EMIF:
La herramienta principal disponible para la depuración es EMIF Debug Toolkit:
Tema |
Kit de herramientas de depuración EMIF |
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Funciones |
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Apoyo |
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Accesibilidad |
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¿Cómo utilizo el kit de herramientas de depuración EMIF?
Para obtener instrucciones paso a paso sobre cómo conectar en cadena múltiples interfaces de memoria para que sea compatible con el kit de herramientas de depuración EMIF, consulte la siguiente guía del usuario:
La función de diagrama de ojos 2D de lectura/escritura disponible en el kit de herramientas de depuración EMIF genera diagramas de ojos de lectura y escritura para cada pin de datos. Consulte el siguiente video para obtener información sobre parámetros de referencia de voltaje importantes durante el proceso de generación de PI EMIF y cómo utilizar la función de diagrama de ojos 2D:
El generador de tráfico 2.0 le permite probar y depurar su interfaz de memoria externa a través de patrones de prueba y tráfico personalizables. Consulte la siguiente guía y videos para obtener información detallada sobre cómo utilizar la característica Generador de tráfico 2.0:
La función de márgenes del controlador le permite capturar datos de márgenes de lectura y escritura por pin durante el tráfico del modo usuario. Consulte los siguientes videos para obtener información sobre las diferencias entre los márgenes de controlador y los márgenes de calibración, e instrucciones sobre cómo utilizar la función de márgenes de controlador:
Para obtener información sobre cómo depurar un diseño EMIF, consulta el siguiente plan de estudios de entrenamiento en línea:
Curso de Entrenamiento |
Descripción |
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Depuración en chip de IP de interfaces de memoria en dispositivos FPGA |
Este curso cubre cómo realizar la depuración mediante el kit de herramientas EMIF o el kit de herramientas de depuración en chip, cómo utilizar Traffic Generator 2.0 y configurar varios diseños de interfaces de memoria para que sean compatibles con estas herramientas de depuración. |
¿Dónde puedo encontrar información sobre cómo optimizar el desempeño del controlador?
Para obtener información sobre el desempeño y la eficiencia de los controladores, consulte la siguiente sección de las guías del usuario de propiedad intelectual (IP) de las interfaces de memoria externa (EMIF):
- Agilex™ 7 series F e I optimizan el desempeño del controlador
- Agilex™ 5 optimizando el desempeño del controlador
- Stratix® 10 optimizando el desempeño del controlador
- Desempeño del controlador Stratix® 10 HBM2
- Arria® 10 optimizando el desempeño del controlador
- Cyclone® 10 optimizando el desempeño del controlador
¿Cómo puedo enterarme de problemas conocidos relacionados con EMIF?
Para obtener información sobre problemas actuales y conocidos relacionados con la PI de EMIF, consulte la base de conocimientos:
6. Cursos de formación y videos rápidos
Cursos de Entrenamiento
Dispositivo Agilex™ 7
- Introducción a las interfaces de memoria en Agilex™ 7 FPGAs series F e I
- Integración de interfaces de memoria en Agilex™ 7 FPGAs series F e I
- Verificación de interfaces de memoria en Agilex™ 7 FPGAs series F e I
- Depuración en chip de interfaces de memoria en Agilex™ 7 FPGAs series F e I
Arria® dispositivos 10 y Stratix® 10
- Introducción a las interfaces de memoria IP en dispositivos FPGA
- Integración de interfaces IP de memoria en dispositivos FPGA
- Verificación de la IP de las interfaces de memoria en FPGA dispositivos
- Depuración en chip de IP de interfaces de memoria en dispositivos FPGA
- Interfaces de memoria de alto ancho de banda (HBM2) en dispositivos Stratix® 10 MX: implementación
Videos rápidos
- PHY de ping-pong DDR4 (los dispositivos compatibles son Stratix® V, Arria® 10 y Stratix® 10)
- Presentamos BluePrint platform designer para el diseño de interfaces de memoria externa, parte 1 de 2
- Presentamos BluePrint platform designer para el diseño de interfaces de memoria externa, parte 2 de 2
- Enderezamiento del paquete en FPGA interfaces de memoria externa
- Sincronización de la placa para Arria® 10 EMIF IP
- Implementación de restricciones excesivas en la interfaz de memoria externa Arria® 10
- Comprobación automatizada de FPGA interfaces de memoria externa Directrices de diseño de placa
- Cómo desarrollar RLDRAM3 diseño EMIF para el kit de desarrollo Arria® 10 y probar el estado de calibración con el kit de herramientas EMIF
- Kit de herramientas de interfaz de memoria externa Arria® 10
- Arria® 10 ejemplo de generador de tráfico EMIF
- Uso del procesador Soft Nios® para depurar Arria® 10 interfaces de memoria externa
Documentación adicional
Una lista completa de FPGA dispositivos y colecciones de productos categorizados por etapas del ciclo de vida del producto.
Guías de usuario recomendadas adicionales
Para obtener información sobre la propiedad intelectual (PI) de la interfaz de memoria externa (EMIF), consulte las siguientes guías del usuario de PI EMIF:
- Guía del usuario de External Memory Interfaces Stratix® 10 IP
- Guía del usuario de IP FPGA interfaz de memoria de gran ancho de banda (HBM2)
- Guía del usuario de Arria® 10 External Memory Interfaces IP
- Guía del usuario de Cyclone® 10 External Memory Interfaces IP
- Guía del usuario de PHY Lite para interfaces paralelas FPGA IP Core
Cursos de entrenamiento adicionales para interfaces de memoria externa
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