Los núcleos ALTLVDS_RX y ALTLVDS_TX Intel® FPGA IP comenzaron a admitir la opción de modo PLL externo en la versión 11.0 del software Quartus® II para dispositivos Stratix® V. Las siguientes instrucciones se aplican a Stratix dispositivos V, Arria® V y Cyclone® V.
Los cambios de fase de reloj de salida y los ciclos de servicio de la Intel® FPGA IP PLL van a depender de la velocidad de datos y el factor de desersersenición/seréter de la interfaz. Los ejemplos siguientes establecen el cambio de fase suponiendo que el reloj y los datos están alineados en el borde en los pines del dispositivo.
Los requisitos de temporificación de PLL Intel FPGA IP para ALTLVDS_TX y ALTLVDS_RX cuando no se utiliza el modo DPA y soft-CDR:
- C0:
- Frecuencia = velocidad de datos
- Cambio de fase = -180 360 grados
- Ciclo de servicio = 50 %
- Se conecta al puerto tx_inclock de ALTLVDS_TX y al puerto rx_inclock de ALTLVDS_RX
- C1:
- Frecuencia = velocidad de datos / factor sero de almacenamiento
- Cambio de fase = [(factor sero de -2) / factor ser entorno] * 360 grados
- Ciclo de servicio = 100 /factor sero va a ser entorno
- Se conecta al puerto tx_enable de ALTLVDS_TX y al puerto rx_enable de ALTLVDS_RX
- C2:
- Frecuencia = velocidad de datos / factor sero de almacenamiento
- Cambio de fase = [(-180 / factor seroeste) 360 grados]
- Ciclo de servicio = 50 %
- Se utiliza como coreclock para los registros de datos paralelos para TX y RX, y se conecta al puerto rx_syncclock de ALTLVDS_RX (solo cuando el receptor requiere rx_syncclock )
PLL Intel FPGA IP requisitos de temporizar las ALTLVDS_RX cuando se utiliza DPA y el modo soft-CDR (no se aplica a los dispositivos Cyclone V):
-
C0: C2 son las mismas que cuando no se utiliza DPA o modo soft-CDR
-
C3 es un duplicado de la configuración de C0 y se conecta al puerto de entrada rx_dpaclock de ALTLVDS_RX
El puerto de salida bloqueado de Intel FPGA IP PLL debe invertirse y conectarse al puerto pll_areset del ALTLVDS_RX Intel FPGA IP cuando se utilizan los modos DPA y soft-CDR.
Para otras relaciones de reloj y fase de datos, Intel recomienda que primero cree una instancia de su ALTLVDS_RX y ALTLVDS_TX interfaz sin utilizar la opción de modo PLL externo, que compile las megafunciones en el software Quartus II y que tenga en cuenta la configuración de frecuencia, cambio de fase y ciclo de servicio para cada salida de reloj. Estos se enumeran en el informe Compilación => fitter => sección de recursos => informe resumen de uso de PLL. Ingrese esta configuración en la Intel FPGA IP PLL y, a continuación, conecte las salidas adecuadas a los núcleos ALTLVDS_RX y ALTLVDS_TX Intel FPGA IP.