ID del artículo: 000076079 Tipo de contenido: Resolución de problemas Última revisión: 15/03/2023

¿Por qué mi ALTLVDS_TX Intel® FPGA IP con PLL externo no funciona correctamente en los dispositivos Arria® V, Cyclone® V y Stratix® V cuando se utiliza el software Quartus® II versión 14.0?

Entorno

    Edición de suscripción de Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Existe un problema conocido al utilizar el controlador de reconfiguración PLL Intel® FPGA IP con las Intel® FPGA IP ALTLVDS en modo PLL externo, en la versión de software Quartus® II versión 14.0 cuando se utilizan dispositivos Arria® V, Cyclone® V y Stratix® V.

Después de compilar y ajustar el diseño, podría encontrar que el ciclo de servicio para el contador C1 informado en el analizador de sincronización no coincide con el cálculo descrito en la solución relacionada para una velocidad de datos definida por el usuario.

Resolución

Para evitar esto, el controlador de reconfiguración PLL debe estar desconectado de la PI de PLL externa que está impulsando la Intel FPGA IP ALTLVDS.

Este problema está programado para ser solucionado en una versión futura del software Intel® Quartus®.

 

 

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