Descripción
Debido a un problema en la versión 12.0 del software Quartus® II y anteriores, el Intel® FPGA IP PLL no admite entrada de cambio de fase negativa.
Resolución
Para lograr un cambio de fase equivalente, agregue un ciclo de reloj (360°) a cualquier cambio de fase negativo requerido, de modo que el resultado sea un valor de fase positivo.
Este problema se ha solucionado a partir de la versión 12.1 del software Quartus® II, donde el Intel FPGA IP PLL admite la entrada de cambio de fase negativa.