Intel® Arria® 10 e Intel® Cyclone® 10 PCIe IP duro

Las FPGA Intel® Arria® 10 e Intel® Cyclone® 10 GX incluyen una pila de protocolo reforzada y configurable para PCI Express* que cumple con la especificación básica de PCI Express 3.0 y la especificación básica de PCI Express 2.0, respectivamente. La IP duro proporciona la interfaz de streaming Avalon® (Avalon-ST) y se puede configurar para los modos Rootport (RP) o Endpoint (EP).

Las IP suaves complementarias están disponibles para la compatibilidad con la virtualización de E/S de raíz única (SR-IOV) y la vinculación a una interfaz de mapeo de memoria Avalon® (Avalon-MM) con funcionalidad DMA.

Interfaz Intel® Arria® 10 e Intel® Cyclone® 10 GX Avalon-ST para la guía del usuario de PCIe ›

Intel® Arria® 10 e Intel® Cyclone® 10 GX Avalon-ST IP duro para la guía del usuario de ejemplos de diseño PCIe ›

Intel® Arria® 10 e Intel® Cyclone® 10 PCIe IP duro

Cumplimiento de estándares y especificaciones

Intel® Arria® 10 PCIe IP duro ha superado con éxito las pruebas de cumplimiento PCI-SIG Los resultados se publicaron en la lista de integradores PCI-SIG.

Funciones

  • Pila de protocolo completa que incluye la transacción, el enlace de datos y las capas físicas implementadas como PI dura.
  • Compatibilidad con las configuraciones ×1, ×2, ×4 y ×8 con velocidades de carril Gen1, Gen2 o Gen3 para los puntos de conexión nativos en dispositivos Intel® Arria® 10.
  • Compatibilidad con las configuraciones ×1, ×2 y ×4 con velocidades de carril Gen1 o Gen2 para los puntos de conexión nativos en dispositivos Intel® Cyclone® 10 GX.
  • Búfer de recepción de 16 KB dedicado.
  • Compatibilidad opcional para la configuración vía protocolo (CvP) mediante el uso del enlace PCIe que permite que la E/S y los flujos de bits del núcleo se almacenen por separado.
  • Diseños de ejemplo que demuestran la parametrización, los módulos de diseño y la conectividad.
  • Ajustes de la asignación de créditos amplios para optimizar mejor el espacio de búfer RX en función del tipo de aplicación.
  • Compatibilidad con múltiples paquetes por ciclo con la interfaz Avalon ST de 256 bits.
  • Generación y verificación del código de redundancia cíclica de extremo a extremo (ECRC) opcional e informes de errores avanzado (AER) para aplicaciones de alta confiabilidad.
  • Compatibilidad con la arquitectura del reloj de referencia independiente sin dispersión (SRNS).

IPs complementarias

Asistencia para controladores

Parámetros de calidad de PI

Aspectos básicos

El año en que se lanzó por primera la PI

2016

Estado

Producción

Entregas

Las entregas para el cliente son las siguientes:

Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis)

Limitaciones de tiempo o diseño

Documentación con control de revisión

Y

Y

Y

Cualquier producto adicional Para los clientes provistos con IP

Ejemplos de herramienta de pruebas y diseño

GUI de parametrización que permite al usuario final configurar IP

Y

Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel®

Y

Idioma de origen

Verilog

Idioma de herramienta de prueba

Verilog

Se proporcionan los controladores del software

Y

Asistencia de SO para controladores

Linux

Implementación

Interfaz de usuario

Transmisión de Avalon, memoria mapeada de Avalon

metadatos IP-XACT

N

Verificación

Compatible con simuladores

NCSim, Ccelium, ModelSim, VCS

Hardware validado

Intel® Arria® 10

Se realizan las pruebas de cumplimiento de estándares de la industria

Y

De ser así, ¿cuáles?

PCI-SIG

De ser así, ¿en cuál de los dispositivos FPGA Intel®?

Intel® Arria® 10

De ser así, fecha de cuándo se realizó

Dic de 2016/Ago de 2017

De no ser así, ¿se planificó?

N/C

Interoperabilidad

Se realizaron pruebas de interoperabilidad en la PI

Y
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