ID del artículo: 000074766 Tipo de contenido: Resolución de problemas Última revisión: 04/08/2023

¿Por qué mi salida PLL tiene un cambio de fase incorrecto en el analizador de tiempo TimeQuest?

Entorno

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Quartus® II, el analizador de tiempo TimeQuest puede calcular un cambio de fase incorrecto para el reloj de salida PLL. Este problema se produce en diseños Arria® V, Cyclone® V y Stratix® V cuando se utiliza derive_pll_clocks con un desplazamiento de fase distinto de cero en el reloj de referencia PLL.

    Resolución

    Para evitar este problema, realice una de las acciones siguientes:

    • Utilice el ajuste de desplazamiento de fase en el reloj de salida en lugar de cambiar de fase el reloj de referencia en el PLL.
    • Restrinja las salidas de PLL utilizando la create_generated_clock restricción en lugar de usar derive_pll_clocks.

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