ID del artículo: 000084365 Tipo de contenido: Resolución de problemas Última revisión: 23/05/2023

¿Por qué derive_pll_clocks no puede restringir automáticamente los relojes de salida PLL?

Entorno

    Edición de suscripción de Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en el software Quartus® II, es posible que el comando Synopsys Design Constraint (SDC) derive_pll_clocks no restrinja adecuadamente los resultados del bucle con bloqueo de fase (PLL). Este problema ocurre cuando su diseño utiliza el cambio de reloj PLL en dispositivos de 28 nm, incluidos los dispositivos Stratix® V, Arria® V y Cyclone® V. Debido a este problema, el comando derive_pll_clocks no crea automáticamente los relojes generados en las salidas PLL en relación con cada entrada de reloj de referencia.

Resolución

Para evitar este problema, limite las salidas de PLL manualmente utilizando create_generated_clock comandos SDC. Consulte la sección Artículos relacionados para obtener más detalles.

Este problema se ha solucionado a partir de la Intel® Quartus® Prime Pro o la versión 11.0 del software Standard Edition.

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