Es posible que vea esta advertencia en el software Quartus® II al compilar un diseño que contiene los Intel® FPGA IP PLL en las familias de dispositivos Stratix® V, Arria® V o Cyclone® V.
El problema se produce cuando se aplica manualmente una create_generated_clock restricción a la PLL en lugar de utilizarla derive_pll_clocks .
La advertencia se produce debido a las discrepancias en el nombre del contador de salida de PLL entre las listas de netlist post-synthesis y post-fit.
Para evitar esta advertencia, realice una de las siguientes dos acciones:
- Úselos
derive_pll_clockspara restringir su PLL. - Utilice los valores de restricción de create_generated_clock como se indica a continuación:
Para una restricción original, como:
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]
Reemplace la -source referencia de vco1ph[0] a vco*ph[*]:
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /
Este problema se ha solucionado a partir de la Intel® Quartus® Prime Pro o el software Standard Edition versión 13.0.