Herramienta de exploración de límites
La arquitectura de prueba de escaneo de límites (BST) ofrece la capacidad de probar de manera eficiente los componentes en PCBs con un hermético conjunto de plomo. Esta arquitectura de BST puede probar conexiones de pines sin utilizar sondas de prueba física y capturar datos funcionales mientras un dispositivo funciona normalmente. Las celdas de exploración de límites en un dispositivo pueden forzar las señales en pines o capturar datos a partir de señales lógicas de pines o núcleos. Los datos de prueba forzados se cambian en serie a las celdas de exploración de límites. Los datos capturados se cambian en serie y se comparan externamente con los resultados esperados.
Las herramientas de exploración de límites cuentan con una capacidad de programabilidad en el sistema (ISP) que utiliza la controladora IEEE Standard 1149.1 para dispositivos Intel® FPGA, incluidos los dispositivos MAX® II, MAX® 3000A, MAX® 7000AE y MAX® 7000B. Estos dispositivos también son compatibles con la programación IEEE 1532, que utiliza la interfaz IEEE Standard 1149.1 Test Access Port (TAP).
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