El analizador de sincronización es un analizador de sincronización estática de fuerza ASIC que admite el formato Synopsys® Design Constraints (SDC) estándar de la industria. Esta página proporciona enlaces a recursos donde puede obtener más información sobre el Analizador de tiempo.
Para obtener una breve descripción general del Analizador de tiempo, consulte la sección Analizador de plazos en la página de características del producto Software de diseño Intel® Quartus® Prime .
Recursos del analizador de tiempo
La Tabla 1 proporciona enlaces a la documentación disponible sobre el Analizador de tiempo.
Tabla 1. Documentación del analizador de tiempo
| Descripción del título | |
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| AN775: Directrices para la generación de información sobre el tiempo de E/S | Esta nota de aplicación demuestra técnicas para generar información de temporización de E/S para cualquier dispositivo dado utilizando el software Intel® Quartus® Prime. |
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(Edición Pro) |
El analizador de sincronización Intel® Quartus® Prime Pro Edition utiliza una metodología de análisis y restricciones estándar de la industria para informar sobre todos los tiempos requeridos de datos, los tiempos de llegada de datos y los tiempos de llegada de reloj para todas las rutas de restablecimiento asíncrono y registro a registro. |
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(Edición estándar) |
El analizador de sincronización de Intel® Quartus® Prime Standard Edition utiliza una metodología de análisis y restricción estándar de la industria para informar sobre todos los tiempos requeridos de datos, los tiempos de llegada de datos y los tiempos de llegada de reloj para todas las rutas de restablecimiento asíncrono, E/S y registro a registro. |
| Aplicación de excepciones de multiciclo en el analizador de sincronización (PDF) | Esta nota de aplicación detalla cómo aplicar excepciones de multiciclo en el Analizador de tiempo. |
| Libro de cocina del analizador de sincronización Quartus Prime (PDF) | Este libro de recetas proporciona varios ejemplos de diseño y plantillas que muestran cómo aplicar restricciones de tiempo a varios circuitos de diseño. |
| Tutorial de inicio rápido del analizador de sincronización (PDF) | Este tutorial proporciona una introducción rápida al Analizador de tiempo. |
| Manual de referencia de SDC y API del analizador de tiempo (PDF) | Este manual de referencia proporciona una lista de todos los comandos de SDC compatibles con Timing Analyzer, así como la API completa de Tool Command Language (Tcl). |
| AN 471: Análisis PLL FPGA de alto desempeño con analizador de sincronización (PDF) | Esta nota de aplicación describe cómo analizar y restringir bucles de bloqueo de fase (PLL) utilizando el Analizador de tiempo. |
| Documento técnico Realización de análisis de sincronización equivalente entre Altera Timing Analyzer y Xilinx Trace (PDF) | Este documento técnico muestra cómo realizar un análisis de sincronización estática equivalente entre el analizador de sincronización de Altera y la traza de Xilinx. |
| Analizador de tiempo Analizador de reloj | Proporciona información detallada sobre el análisis de reloj, incluida la derivación de ecuaciones para el análisis de tiempo. |
| Excepciones del analizador de tiempo | Ofrece una descripción general de las excepciones de SDC del Analizador de tiempo y su precedencia. |
| Colecciones del analizador de tiempo | Enumera todas las colecciones admitidas (una parte principal del Analizador de tiempo). |
| GUI del analizador de sincronización | Le familiariza con la GUI del Analizador de sincronización y sus características. |
La Tabla 2 proporciona enlaces a la capacitación y demostraciones disponibles en el Analizador de tiempo.
Tabla 2. Demostración y entrenamiento de Timing Analyzer
| Descripción del título | |
|---|---|
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(Curso en línea) |
Aprenderá aspectos clave de la GUI del analizador de sincronización en el software Intel® Quartus® Prime Pro v. 20.3 con énfasis en la evaluación de informes de sincronización. Este es un curso en línea de 1,5 horas. |
Restringir las interfaces sincrónicas de origen (Curso en línea) |
Este entrenamiento le mostrará cómo restringir y analizar interfaces sincrónicas de fuente de velocidad de datos única con el analizador de tiempo en el software Intel® Quartus® Prime. Aprenderá los beneficios de las interfaces sincrónicas de origen en comparación con las interfaces de sistema de reloj comunes. Podrá escribir Limitaciones de diseño de Synopsys* (SDC) para restringir las entradas y salidas sincrónicas de una fuente de velocidad de datos. Este es un curso en línea de 1 hora. |
Restricción de interfaces sincrónicas de origen de velocidad de datos doble (Curso en línea) |
Esta capacitación proporciona una introducción a las interfaces de doble velocidad de datos y algunos de los desafíos involucrados en su restricción. Aprenderá sobre las restricciones de reloj, las restricciones de datos y las excepciones de tiempo para las interfaces DDR de entrada y salida. Finalmente, aprenderá a analizar la temporización de la interfaz sincrónica de origen DDR con el analizador de temporización de Timing Analyzer. Este es un curso en línea de 30 minutos. |
El software Intel® Quartus® Prime: la base (Curso dirigido por un instructor) |
Aprenda a utilizar el software Intel® Quartus® Prime para desarrollar un diseño de FPGA o CPLD, desde el diseño inicial hasta la programación del dispositivo. Creará un nuevo proyecto, ingresará archivos de diseño nuevos o existentes y compilará el proyecto. Aprenderá a buscar información de compilación, usar configuraciones y asignaciones para ajustar los resultados de la compilación y administrar asignaciones relacionadas con E/S. Este es un curso de 8 horas dirigido por un instructor. |