Este ejemplo describe un diseño de RAM síncrono de 8 bits de 64 bits y verdadero de doble puerto con cualquier combinación de operaciones de lectura o escritura independientes en el mismo ciclo de reloj en Verilog HDL. La unidad de diseño cambia dinámicamente entre las operaciones de lectura y escritura con la entrada write enable del puerto respectivo. Las herramientas de síntesis pueden detectar diseños de RAM en el código HDL y inferir automáticamente las funciones de altsyncram o altdpram dependiendo de la arquitectura del dispositivo de destino.
Descargue los archivos utilizados en este ejemplo:
Tabla 1. RAM true de dos puertos con una lista de puertos de reloj único
| del tipo de | nombrede | puerto |
|---|---|---|
| dataa[7:0], datab[7:0] | Entrada | Entradas de datos de 8 bits de los puertos A y B |
| addr_a[5:0], addr_b[5:0] | Entrada | Entradas de dirección de 6 bits de los puertos A y B |
| we_a, we_b | Entrada | Entradas habilitadas de escritura de los puertos A y B |
| Clk | Entrada | Entrada de reloj |
| q_a[7:0], q_b[7:0] | Salida | Salidas de datos de 8 bits de los puertos A y B |