ID del artículo: 000085596 Tipo de contenido: Información y documentación sobre productos Última revisión: 18/04/2023

¿Cómo se corrige el tiempo de espera reducido en diseños de Intel® Arria® 10 FPGA?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión de software Quartus® II 14.0 Intel® Arria® 10 FPGA Edition, es posible que vea un formato reducido de retención. Estos ocurren debido al enrutamiento rápido del dispositivo Intel Arria 10.

    Resolución

    Para solucionar este problema, limite excesivamente el requisito de retención durante el ajuste de su diseño añadiendo las siguientes restricciones a las restricciones de diseño Synopsys (. SDC) archivo:

    set quartus_exe $::TimeQuestInfo(nameofexecutable)

    if { $quartus_exe == "quartus_fit" } {

    información del tipo post_message "Sobre retención de restricción"

    set_clock_uncertainty 0.20 –add –hold –enable_same_physical_edge \
    -from [get_clocks {clk}] –to [get_clocks {clk}]
    }

    Esto proporciona al ajustador un requisito más ajustado mientras se sigue utilizando el requisito de retención correcto para la sincronización de apagado.

    Esta restricción solo se debe agregar cuando sea necesario en lugar de globalmente y también se puede aplicar a rutas específicas en lugar de dominios de reloj completo. Si esto no resuelve su retención, los valores más grandes pueden sobrecargar las rutas violatorias.

    Productos relacionados

    Este artículo se aplica a 2 productos

    Dispositivos programables Intel®
    FPGA de SoC y FPGA Intel® Arria® 10

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