¿Cómo abordo las infracciones de tiempo de espera para rutas en las que el registro de destino se implementa dentro de un bloque DSP dedicado en dispositivos Arria® V?

Debido a un problema en la versión 13.1 y anteriores del software Quartus® II, es posible que veas infracciones de retención en diseños de Arria® V para rutas en las que el registro de origen se implementa utilizando un registro de núcleo estándar y el registro de destino se implementa como un registro de entrada DSP dedicado.

Para evitar este problema, restrinja excesivamente los requisitos de retención durante el proceso de ajuste agregando esta restricción al archivo de restricciones de diseño de Synopsys (.sdc):

if {($::quartus(nameofexecutable) == "quartus_map") || ($::quartus(nameofexecutable) == "quartus_fit")} {
set_min_delay -from [get_keepers {<sourece register>}] -to [get_keepers {<destination register>}] 0,1
}

Si las infracciones que está viendo son mayores que 100 ps, entonces se puede aumentar el valor de restricción excesiva.

Este problema se solucionó al iniciar la versión 13.1.2 del software Quartus® II