ID del artículo: 000084354 Tipo de contenido: Mensajes de error Última revisión: 16/03/2023

Error: Especifique los cambios de fase correctos

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Podría encontrar este error al crear instancias de la Intel® FPGA IP PLL con ciertas configuraciones de cambio de fase de reloj de salida.

    Por ejemplo, una interfaz ALTLVDS con una velocidad dara de 700 Mbps y un factor de deserseración de 7, el informe de compilación muestra que los relojes de salida tendrán desplazamientos de fase de 180, 257 y 334 grados. Sin embargo, si entra en esta configuración de cambio de fase en el Intel® FPGA IP PLL, el editor de parámetros notificará este error.

     

    Resolución

    Ingrese la configuración de cambio de fase como "ps" para reemplazar la configuración de grado en la Intel® FPGA IP PLL.

    Este problema se corrigió en la versión 13.1 del software Quartus® II.

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