Puede cumplir con el requisito de calibración ATX PLL del dispositivo Stratix® V y Arria® V GZ de que el reloj de referencia del transceptor debe estar presente al comienzo de la configuración del dispositivo mediante la programación de la memoria no volátil de un solo uso programable (OTP) del dispositivo sintetizador con una frecuencia de reloj de referencia del transceptor predeterminada.
Dependiendo del diseño del árbol de reloj, el reloj de referencia estaría disponible al comienzo de FPGA configuración y se podrían cumplir los requisitos de calibración del transceptor. La reprogramación del sintetizador de reloj para una frecuencia diferente durante FPGA modo de usuario (tal vez a través de I2C) aún puede ser posible dependiendo del dispositivo sintetizador de reloj que esté utilizando.
La frecuencia de reloj de referencia del transceptor predeterminada generada por el dispositivo sintetizador de reloj debe coincidir con la frecuencia predeterminada esperada por la PI del transceptor del dispositivo FPGA.