¿Por qué no puedo colocar Intel® Stratix® 10 particiones FPGA adyacentes al banco de E/S de las interfaces EMIF/PHY Lite/LVDS, exportarlas y reutilizarlas en otro proyecto?

Debido a un problema en la versión 18.0 o anterior del software Intel® Quartus® Prime Pro Edition, cuando se coloca una partición en la región de reloj de filas adyacente a las interfaces EMIF/PHY Lite/LVDS en un proyecto (o en un proyecto de desarrollador) y se reutiliza utilizando la asignación de QDB_FILE_PARTITION en otro proyecto (o en un proyecto de consumo), Verá el siguiente error interno:

Error interno: subsistema: LAB, archivo: /quartus/legality/lab/lab_nd_config_creator_module.cpp, línea: 1006

• El cuadro verde de la figura define un sector de reloj. 1
• Una región de reloj de fila es un sector de medio reloj de ancho y una fila LAB de alto, representada por el cuadro punteado rojo en la figura. 1
  • En el proyecto de consumidor, si la partición reutilizada tiene una ubicación en esta región, es posible que vea el error interno anterior.

Para evitar este problema, utilice regiones de bloqueo lógico en el proyecto de desarrollador para evitar colocar la partición en la región de reloj de fila adyacente a las interfaces EMIF/PHY Lite/LVDS.

• En el proyecto de desarrollador, utilice las restricciones de la región de bloqueo lógico para restringir la ubicación de la partición que se va a exportar al sector de medio reloj lejos de las interfaces EMIF/PHY Lite/LVDS o del banco de E/S (restricción fuera de la región amarilla resaltada). Compile y exporte la partición en la etapa final.
• En el proyecto de consumidor, la partición exportada, cuando se reutiliza, mantendrá la ubicación definida en el proyecto de desarrollador.

Está previsto que este problema se solucione en una versión futura del software Intel® Quartus® Prime Pro Edition.