ID del artículo: 000087358 Tipo de contenido: Resolución de problemas Última revisión: 18/01/2023

¿Por qué no puedo compilar Intel® Stratix® 10 particiones exportadas desde otro proyecto con un nivel superior diferente?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en Intel® Quartus® versión 18.0 o anterior del software Prime Pro, cuando se compilan dos particiones en dos proyectos diferentes con top_level_1.sv y top_level_2.sv, y se reutilizan utilizando la asignación de QDB_FILE_PARTITION en un tercer proyecto con top_level_3.sv verá el siguiente error interno debido a la región de reloj de fila superpuesto:

    Error interno: sistema secundario: VPR20KMAIN, archivo: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

    Los tres archivos de nivel superior, top_level_1.sv, top_level_2.sv y top_level_3.sv, corresponden a 3 diseños diferentes, y cada diseño es diferente en términos de interfaces periferia, bloques de diseño utilizados, etc. Por lo tanto, el proyecto para desarrolladores (proyectos con top_level_1.sv y top_level_2.sv), desde los que inicialmente se compilan y exportan las particiones, no tiene información completa sobre el proyecto para el consumidor (un proyecto con top_level_3.sv) en el que se reutilizan las dos particiones exportadas.

    • El sector de reloj se define en el cuadro verde de la Figura. 1
    • Una región de reloj de fila es un reloj de media altura con ancho del sector y una fila LAB alta, representada por la caja roja en la Figura. 1
      • En un proyecto de consumidor, cuando dos particiones reutilizadas se consangre en esta región, verá el error interno anterior

     

    Resolución

    Para evitar este problema, utilice las regiones de bloqueo lógico en el proyecto para desarrolladores a fin de evitar que dos particiones reutilizadas vuelvan a utilizar la misma región de reloj de fila en el proyecto de consumidor.

    Por ejemplo:

    • Del proyecto de consumidor en el que se reutilizarán las dos particiones, determine la ubicación aproximada de las particiones amarilla y púrpura. Elija las restricciones de bloqueo lógico para las dos particiones de modo tal que no haya ninguna confusión de la región del reloj de fila.
    • En el proyecto para desarrolladores, con el top_level_1.sv, utilice las restricciones de la región de bloqueo lógico identificadas del proyecto de consumidor para la partición púrpura, seguido de la compilación y exportación de la partición en la etapa final.
    • En el proyecto para desarrolladores, con top_level_2.sv, utilice las restricciones de la región de bloqueo lógico identificadas del proyecto de consumidor para la partición amarilla, seguido de la compilación y exportación de la partición en la etapa final.
    • Las particiones exportadas, cuando se reutilizan en el proyecto de consumidor, con el top_level_3.sv, mantendrán la ubicación definida en los proyectos para desarrolladores mediante restricciones de bloqueo lógico no generaladas.

     

    Este problema está programado para ser solucionado en una versión futura del Intel® Quartus® Prime Pro Software.

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