Socios de EDA: sistemas FPGA EDA
Socios de EDA
Nuestro ecosistema de EDA se asegura de que tenga una solución de diseño completa en el diseño, la verificación y la integración de las FPGAs Intel® en sus sistemas.
Diseño a nivel de sistema
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
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Herramienta de diseño de alto nivel |
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Registrar administración de mapas |
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Síntesis de alto nivel |
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Síntesis de alto nivel |
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Síntesis de alto nivel |
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Herramienta de diseño de alto nivel |
Creación de diseño
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Herramienta de gestión de proyectos, entrada y análisis de diseño |
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Entrada de diseño, codificación de código, gestión de proyectos y colaboración |
Síntesis
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Síntesis lógica |
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Síntesis lógica avanzada |
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Herramienta de cierre de temporización |
Simulación
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Simulación |
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Simulación |
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mula |
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Simulación |
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Simulación |
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Simulador de nube de métricas |
Simulación | |
Simulación |
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| Synopsys | Vcs | Simulación |
Verificación
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Verificación de reglas de diseño y verificación de cruce de dominio de reloj (CDC) |
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| Azul azul oscuro | Comprobador de RTL |
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Generador de restricciones |
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Cruce de dominio de reloj (CDC) |
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Verificación formal |
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Generador de restricciones |
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Verificación de la sincronización-excepción |
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Validación de la sincronización-excepción |
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Comprobación de comprobación de credenciales |
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Verificación funcional |
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Verificación del cruce de dominio de reloj |
||
Verificación del cruce de dominio de reloj |
||
Generador de testbench |
||
Verificación de tiempo |
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Análisis de RTL para diseños de FPGA |
||
Verificaciones de Lint |
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Verificación del cruce de dominio de reloj (CDC) |
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Verificación de propiedades funcionales |
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Comprobación lógica de la lógica |
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Verificación en el sistema y depuración de RTL integrada |
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Verificación en el sistema |
Diseño a nivel de placa
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Esquema y diseño de la placa PCB |
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planificación de E/S FPGA |
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Análisis SI |
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Creación de Diseño Allegro |
Esquemas de placa PCB |
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Esquemas de placa PCB |
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Diseño de la placa PCB |
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Diseño de la placa PCB |
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| Tecnologías Keysight | Software de diseño PathWave | Sistema de diseño avanzado (ADS) PathWave |
planificación de E/S FPGA |
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Análisis SI |
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Esquemas de placa PCB |
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Esquema y diseño de la placa PCB |
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Diseño de la placa PCB |
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Diseño de la placa PCB |
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Análisis SI |
Prototipado de ASIC
Proveedor de EDA |
Nombre del producto |
Solución de diseño |
|---|---|---|
Sistema de partición de chips múltiples |
Optimización del diseño
| Solución de diseño | de nombre de producto de | proveedor EDA |
|---|---|---|
| Personas sordas | Intime | Software de optimización de diseño |
Todos los socios de EDA
Socio del programa ACCESS |
Diseño a nivel de sistema |
Creación de diseño |
Síntesis |
Simulación |
Verificación |
Diseño a nivel de placa |
Prototipado de ASIC |
Optimización del diseño |
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| Tecnologías Keysight | ✓ | |||||||
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Conviértase en socio
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