Centro de recursos de depuración en el chip
A medida que FPGAs aumentar el desempeño, el tamaño y la complejidad, el proceso de verificación puede convertirse en una parte crítica del ciclo de diseño FPGA. Para aliviar la complejidad del proceso de verificación, Intel® FPGA proporciona una cartera de herramientas de depuración dentro del chip. Las herramientas de depuración dentro del chip permiten capturar en tiempo real nodos internos en su diseño para ayudarlo a verificar su diseño rápidamente sin el uso de equipos externos.
Para obtener una breve descripción general de la cartera de herramientas de depuración dentro del chip y el ícono de chip, consulte la sección Analizador de lógica integrada SignalTap* II en las páginas de productos de verificación y nivel de placa .
Para buscar problemas conocidos de depuración en el chip y soluciones de asistencia técnica, utilice Intel® FPGA Knowledge Database. También puede visitar la Comunidad de Intel para conectarse y analizar problemas técnicos con otros usuarios de Intel® FPGA.
Para obtener más asistencia técnica, utilice mySupport para crear, ver y actualizar solicitudes de servicio.
Recursos de depuración incorporados al chip
La Tabla 1 proporciona vínculos a la documentación disponible sobre las herramientas de depuración en el chip.
Tabla 1. Documentación de referencia de depuración en el chip
Recursos |
Descripción |
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Este capítulo del manual del software para desarrollo de software Intel® Quartus® Prime describe la característica SignalProbe. Esta característica hace que la verificación del diseño sea más eficiente al enrutar rápidamente las señales internas a pines de E/S sin afectar el diseño. |
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Depuración de diseño mediante el analizador de lógica integrada SignalTap II (PDF) |
Este capítulo del manual del software de desarrollo de software Intel® Quartus® Prime proporciona una descripción del flujo de verificación mediante el analizador de lógica integrada SignalTap II. El analizador de lógica integrada SignalTap II depura un diseño FPGA mediante el sondeo de señales internas en el diseño mientras el diseño se ejecuta a toda velocidad. |
Depuración en el sistema mediante analizadores lógicos externos (PDF) |
Este capítulo del manual del software para desarrollo de software Intel® Quartus® Prime proporciona información acerca de la característica de interfaz del analizador lógico. Esta característica conecta un gran conjunto de señales de dispositivo interno a un pequeño número de pines de salida para fines de depuración y le permite aprovechar las características avanzadas de su analizador de lógica externa. |
Este capítulo del Manual del software para desarrollo de software Intel® Quartus® Prime describe el editor de contenido de memoria en el sistema. Esta característica proporciona acceso de lectura y escritura a memorias y constantes FPGA en el sistema a través de la interfaz JTAG. |
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Depuración de diseño mediante fuentes y sondas dentro del sistema (PDF) |
Este capítulo del manual del software para desarrollo de software Intel® Quartus® Prime describe la característica de las fuentes y las sondas en el sistema. Esta función configura cadenas de registro personalizadas para accionar o probar cualquier nodo lógico en su diseño, lo que proporciona una manera sencilla de ingresar un stimtim val virtual y capturar el valor actual de los nodos instrumentados. |
Depuración de enlaces de transceptores mediante el software Intel® Quartus® Prime (PDF) |
Este capítulo del manual del software Intel® Quartus® Prime describe cómo utilizar el nuevo kit de herramientas de transceptores introducido en el Intel® Quartus® Software Prime v10.0 para verificar los enlaces de alta velocidad de Intel® FPGA dispositivos equipados con transceptores en su sistema. Intel® FPGA también proporciona ejemplos de diseño en este capítulo para que comience con el kit de herramientas de transceptores. |
Este manual de referencia describe la megafunción JTAG virtual, también conocida como "megafunción sld_virtual_jtag". La sld_virtual_jtag megafunción facilita el uso del puerto JTAG como una simple interfaz de comunicaciones, lo que le permite desarrollar soluciones de depuración personalizadas. |
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AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas generadores SOPC (PDF) |
Esta nota de aplicación describe cómo utilizar el analizador de lógica SignalTap II para supervisar las señales situadas dentro de un módulo de sistema generado por SOPC Builder. Archivos de diseño para AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas generadores SOPC. |
AN 446: Depuración de sistemas Nios® II con el analizador lógico SignalTap II (PDF) |
Esta nota de aplicación examina el uso del complemento Nios II dentro del analizador lógico SignalTap II y presenta las capacidades, las opciones de configuración y los modos de uso del complemento. |
Manual del desarrollador de software Nios® II | Historial de revisiones del manual del desarrollador de software Nios® II. |
La Tabla 2 proporciona vínculos a capacitaciones y demostraciones disponibles sobre herramientas de depuración en el chip.
Tabla 2. Entrenamiento y demostraciones de depuración en el chip
Recursos |
Descripción |
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Analizador lógico integrado SignalTap II |
Este curso de entrenamiento en línea ofrece un análisis detallado sobre el uso del analizador lógico SignalTap II. |
Descubra cómo verificar enlaces de transceptores de alta velocidad en su placa utilizando el kit de herramientas de transceptores (introducido en Intel® Quartus® Prime Software v10.0) con este curso de entrenamiento en línea. Este es un curso en línea de 40 minutos. |
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Depuración y comunicación con un FPGA mediante la megafunción JTAG virtual |
Este entrenamiento es una introducción a cómo utilizar la megafunción JTAG virtual. |
Herramienta de análisis y depuración del software Intel® Quartus® Prime |
Conozca las características avanzadas (incluido el uso de herramientas de depuración dentro del chip) del software Intel® Quartus® Prime que le permiten verificar su diseño. |
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