VHDL: Árbol agregador binario

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Este ejemplo describe un árbol de agregador binario de 8 bits en VHDL. Para los dispositivos con tablas de búsqueda de 4 entradas en elementos lógicos (LE), el uso de una estructura de árbol de agregador binario puede mejorar significativamente el desempeño.

Figura 1. Diagrama de nivel superior del árbol de agregador binario.

Descargue los archivos utilizados en este ejemplo:

El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®.

Tabla 1. Listado de puertos del árbol de agregados binarios

Descripción del tipo de nombre de puerto
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]
Entrada Entradas de datos de 8 bits
Clk Entrada Entrada de reloj
resultado[7:0] Salida Salida de datos de 8 bits

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