Visión general
El diseño de referencia de ruta de datos PHY para Ethernet de triple velocidad de un solo puerto ofrece una manera simple y rápida de implementar su propio diseño basado en Ethernet en un Intel® FPGA. El diseño de referencia también observa el tráfico de red en vivo que fluye a través de un cable Ethernet de bucle posterior o un conmutador Ethernet Gbps. Este diseño también le ayuda a verificar el funcionamiento del sistema basado en Ethernet con una función de Ethernet de triple velocidad verificada de la Universidad Intel de nuevo y un dispositivo PHY Ethernet estándar fuera del estante. Puede aprovechar este diseño para construir su propio sistema Ethernet con un bajo riesgo y un esfuerzo mínimo.
El diseño de referencia está construido con Intel® Qsys utilizando una instancia de la función MegaCore® Ethernet de triple velocidad en un Stratix® IV GX o Arria® II GX FPGA con chips Marvell 88E111 PHY incorporados. Este diseño de referencia demuestra el funcionamiento de la función MegaCore® Ethernet de triple velocidad hasta el desempeño máximo de velocidad de cable en la configuración de hardware en bucle posterior.
Funciones
- Requiere hardware mínimo para una prueba completa.
- Implemente una instancia del núcleo de propiedad intelectual (IP) de Ethernet de triple velocidad y admita operaciones de Ethernet de 10/100/1000 megabits por segundo (Mbps) en los siguientes modos:
- Modo RGMII en el diseño Arria® II GX
- Modo SGMII con negociación automática en el diseño Stratix® IV GX
- Admita parámetros de prueba programables, como la cantidad de paquetes, la longitud de paquete, las direcciones de control de acceso de medios de origen y destino (MAC) y el tipo de datos de carga útil.
- Admite pruebas con ráfagas aleatorias secuenciales, que permite la configuración de cada ráfaga para el número de paquetes, el tipo de datos de carga útil y el tamaño de la carga. Un generador de secuencia binaria seudo random (PRBS) genera el tipo de datos de carga útil en valores incrementales fijos o en una secuencia aleatoria.
- Demuestre la transmisión y recepción de paquetes Ethernet a través de la ruta de bucleback interno a las velocidades de datos teóricas máximas sin errores.
- Incluya asistencia para recopilar estadísticas de rendimiento.
- Admite la interfaz de usuario de la consola del sistema. Esta interfaz de usuario, que se basa en Tcl, le permite configurar, depurar y probar dinámicamente los diseños de referencia.
Tecnología Intel® demostrada
- Stratix® IV GX FPGAs
- FPGAs Arria II® GX
- Función MegaCore® Ethernet de triple velocidad
- Diseñador de plataformas
- estructura de interconexión del sistema Avalon®
Figura 1. Diseño de referencia de chip PHY de Ethernet de triple velocidad de un solo puerto
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