En la conversión digital ascendente, las señales de banda base se interpolan a frecuencia intermedia (IF), luego se modulan digitalmente mediante portadoras sinusoidales IF. De acuerdo con la teoría de Nyquist, la frecuencia portadora IF está limitada a la mitad de la frecuencia de muestreo de los circuitos IF. Este ejemplo de diseño demuestra cómo lograr una conversión digital ascendente con una frecuencia portadora IF superior a la frecuencia Nyquist. La clave es aprovechar la periodicidad de las señales sinusoidales y la alta frecuencia de muestreo del serializador de señal diferencial de bajo voltaje (LVDS) que está integrado en Intel® FPGAs. La modulación de las señales IF a frecuencias portadoras más altas aprovecha al máximo la alta frecuencia de muestreo de los convertidores digitales a analógicos (DAC) modernos y facilita la necesidad de osciladores y mezcladores analógicos controlados por voltaje (VCO).
Descripción del diseño
La Figura 1 muestra el diagrama de bloques del sistema digital polifásico de conversión ascendente. El cuadro sombreado contiene los módulos utilizados en este ejemplo de diseño. De forma predeterminada, los filtros polifásicos funcionan a 100 MHz. Con cuatro componentes polifásicos, la salida del transmisor LVDS tiene una velocidad de datos de 400 MHz. En un módem convencional de conversión ascendente, la frecuencia portadora IF está limitada a no más de 50 MHz por la frecuencia de reloj del oscilador controlado numéricamente (NCO). Sin embargo, al explotar el aliasing, la frecuencia de portadora de salida en este ejemplo de diseño se centra en 160 MHz.
En la Figura 1, las señales de fase y cuadratura se denotan como I y Q, respectivamente. Las señales de banda base I y Q suelen interpolarse a una velocidad de datos mayor utilizando una cascada de filtros FIR o una cascada de filtros FIR y CIC. La relación de muestreo ascendente general depende de las aplicaciones y se indica como una variable 2x en la Figura 1.
Los subfiltros polifásicos están construidos a partir de un filtro de paso bajo con una banda de transición nítida. Los coeficientes se eligen de manera que las imágenes de espectro con alias puedan filtrarse eficazmente mediante el filtro FIR polifásico. A diferencia del filtro de paso bajo en un diseño convencional de conversión ascendente, este filtro polifásico generalmente no puede permitirse tener un ancho de banda de transición amplio.
Este ejemplo incluye un archivo de diseño de ruta de datos del DSP Builder y un archivo de integración de nivel superior en VHDL. También se proporciona un banco de pruebas y un script de simulación ModelSim*.
Descargar ejemplo de diseño
Proyecto DSP Builder del software Quartus® II
Tabla 1. Parámetros para el ejemplo de diseño de módem polifásico
| Valores de los parámetros del sistema | |
|---|---|
| Frecuencia de salida NCO normalizada | 2/5 |
| Frecuencia de salida NCO del mundo real con reloj de 100 MHz | 40 MHz |
| Frecuencia de salida del portador normalizada sobre la velocidad de datos de salida de LVDS | 2/5 |
| Frecuencia de salida de portadora en el mundo real con reloj de 100 MHz | 160 MHz |
| Ancho de bits de entrada del filtro polifásico | 16 |
| Coeficientes de ancho de bits del filtro polifásico | 18 |
| Orden general de filtros FIR | 100 |
| Precisión del acumulador NCO | 32 |
| Precisión angular NCO | 18 |
| Ancho de bits DAC | 14 |
| Frecuencia de salida LVDS en reloj de entrada de 100 MHz | 400 MHz |
| Transmisor LVDS Número de canales | 14 |
| Factor de serialización LVDS | 4 |