Este ejemplo de diseño consiste únicamente en el diseño de hardware para su uso con un sistema operativo compatible que admita la unidad de administración de memoria (MMU). La sección de hardware se compone del núcleo Nios® II/f con MMU habilitado con el vector de restablecimiento apuntando a la memoria flash y el vector de excepción que señala a la memoria DDR3.
Puede utilizar este diseño como punto de partida para crear sus propios sistemas de procesador Nios® II habilitados para MMU. Este diseño es compatible con los siguientes kits de desarrollo Intel® FPGA:
Especificaciones de diseño de hardware
- núcleo Nios® II/f con módulo de depuración JTAG
- Controlador DDR3 SDRAM
- Interfaz de memoria flash común (CFI)
- Control de acceso de medios Ethernet de triple velocidad (MAC)
- JTAG UART
- Temporizador del sistema
- Temporizador de alta resolución
- Contador de desempeño
- E/S paralelas LED (PIOs)
- PIOs con un botón
- Periférico de identificación del sistema
- TX/RX SGDMA
- Memoria en el chip
Utilizando este ejemplo de diseño
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
Descargue los archivos zip adecuados para su kit a continuación.
Stratix® IV:
- Archivo zip de MMU Nios® II 4SGX230 (14.1) ›
- Archivo zip de MMU Nios® II 4SGX230 (14.0) ›
- Archivo zip de MMU Nios® II 4SGX230 (13.1) ›
Cyclone® III:
Nota: la familia de dispositivos Cyclone® III no es compatible con ACDS versión 14.0 o superior.
Enlaces relacionados
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