El ejemplo de diseño de interfaz de píxeles de alta velocidad (HiSPi) demuestra el uso de un FPGA Cyclone® V para capturar transmisiones de video desde una interfaz serial Aptina HiSPi. El FPGA recibe los datos de píxeles del imager.
El ejemplo de diseño realiza las siguientes funciones:
- Configura el sensor Aptina a través de I2C para generar un patrón de video en HiSPi
- Configura los componentes de Qsys a través del bus de Avalon® memory-mapped (Avalon-MM)
- Deserializa las señales HiSPi
- Procesa la secuencia deserializada y extrae datos activos de video
- Genera los datos de video activos a través de una conexión de video Avalon®-ST
- Recibe y supervisa los datos de video Avalon-ST, registra estadísticas y detecta cualquier error.
Especificaciones de hardware:
- Kit de desarrollo Cyclone V con un dispositivo 5CGXFC7D6F31C7ES
- Placa adaptadora Terasic AHA-HSMC Aptina MT9M024
Herramientas de software utilizadas para implementar y ejecutar el diseño:
- Software Quartus® II versión 12.1
- Herramienta de diseño de sistema Qsys
- Herramienta de depuración de la consola del sistema
El diseño admite las siguientes configuraciones HISPI:
- Modo de paquete de HiSPi
- Los datos integrados se toleran pero se descartan
- 4 carriles y 20 píxeles: tamaño de la palabra HiSPi de 10 bits
- 2 carriles y 14 píxeles: tamaño de la palabra HiSPi de 14 bits
- 2 carriles y píxeles de 12 bits. Tamaño de la palabra HiSPi de 12 bits
- Transiciones de reloj HiSPi centradas entre las transiciones de datos de HiSPi
- Niveles bajos de VCM hiSPi SLVS (la potencia de SLVS es 0.4 V)
de dispositivos compatibles con | del producto | Qsys compatible con | Quartus II | |
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Ejemplo de diseño de conectividad HiSPi Imager | Cyclone V (GX) | Kit de desarrollo Cyclone V GT FPGA | ✓ | 12.1 |