Este ejemplo de diseño es un diseño de Board Update Portal (BUP) basado en servidor web, que contiene un procesador Nios II y una Intel® FPGA IP para el Control de acceso a medios Ethernet de triple velocidad (MAC). El ejemplo de diseño implementa características de configuración remota básicas en sistemas basados en Nios II con EPCQ para Cyclone® dispositivo FPGA V E.
El diseño puede obtener una dirección IP de cualquier servidor DHCP y servir una página web desde la memoria flash de la placa a cualquier equipo host de la misma red. La página web le permite cargar nuevos diseños de FPGA para hardware y software de usuario, al mismo tiempo que también puede activar la reconfiguración de la imagen de fábrica a la imagen del usuario a través de la página web.
Utilizando este ejemplo de diseño
Este diseño se ejecuta en Cyclone kit de desarrollo FPGA V E. Para ejecutar este ejemplo, descargue el paquete de instalación desde Intel FPGA tienda de diseño. Siga las instrucciones de la guía de referencia para ejecutar el diseño.
Si no pudo ejecutar el ejemplo de diseño, consulte el FTA para depurar y encontrar la posible causa principal. Si desea migrar el diseño a otros kits de desarrollo, consulte las pautas de migración de diseño para obtener más información.
Especificaciones de diseño
El diseño contiene los siguientes componentes:
- Controlador flash en serie Altera®
- Altera ciclo con bloqueo de fase (PLL)
- actualización remota Altera
- JTAG UART
- Procesador Nios II gen2
- Memoria en el chip (RAM o ROM)
- PIO (E/S paralela)
- Controlador de reinicio
- Controlador DMA Scatter-Gather
- Periférico con IDENTIFICACIÓN del sistema
- Ethernet de triple velocidad