Solucionador de problemas de configuración FPGA

¿Cuál es su problema de configuración?

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines JTAG dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Para la programación EPCS directa a través del cable de programación AS, compruebe la fuente de alimentación del cable de programación y la interfaz al dispositivo EPCS. El programador Quartus® II no puede leer ni escribir información del dispositivo EPCS si la fuente de alimentación o la interfaz no es estable.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    La densidad EPCS (por ejemplo, EPCS64 o EPCS128) que estaba utilizando cuando se encontró este problema

    Una descripción de cuándo comenzó a ocurrir el fallo y los síntomas de la falla. Por ejemplo, el programación EPCS comenzó a fallar al comienzo o al final del ciclo de programación.

    Una captura de pantalla de las señales nCS, DCLK y ASDO sondeó en el extremo FPGA

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Cumplen con todas las especificaciones del tiempo

    Se utiliza el dispositivo flash compatible

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenerar el archivo de programación y reconfigurar el FPGA o reprogramar y verificar la memoria flash utilizando el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Controle la integridad de la señal de las señales DCLK y la línea de datos/bus El ruido en las líneas o los buses interrumpirá el proceso de configuración y causará daños en los datos. Si se corrompen los datos durante la configuración, el FPGA detectar un error de configuración y tira del pin nIMO bajo
Habilite la opción INIT_DONE en el software Quartus II y compruebe el pin INIT_DONE para asegurarse de que el dispositivo salga de la etapa de inicialización. Si INIT_DONE permanece bajo después de que se libere alto el pin CONF_DONE, el dispositivo no puede salir de la etapa de inicialización. Si la opción CLKUSR está activada, asegúrese de que se hayan proporcionado ciclos de reloj suficientes a través del pin CLKUSR como se indica en el manual del dispositivo, de lo contrario, el dispositivo no puede salir de la etapa de inicialización. Si INIT_DONE va alto después de que se libere alto el pin CONF_DONE, el dispositivo ingresó correctamente al modo de usuario.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación. El software Quartus II más reciente podría tener la corrección de errores.
Compruebe la integridad de la señal de las señales JTAG dedicadas El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.
Asegúrese de que los pines nCONFIG y n PRECONFIGUR hayan sido lanzados alto antes de que se ejecute la detección automática o la instrucción del programa en el programador Quartus II. Si los pines nCONFIG y nINDEX no se liberan en alta, el dispositivo sigue en estado de restablecimiento o el dispositivo no está encendido correctamente. Por lo tanto, el dispositivo no está preparado para recibir ningún instrucción JTAG, incluida la instrucción de verificación de identificación de silicio.
Compruebe el contacto del cable de programación con el dispositivo de destino Si la conexión entre el cable de programación y el dispositivo de destino no es estable, la corrupción de señal/datos entre ambos dispositivos ocasionará que el FPGA no reciba el instrucción JTAG válida del host.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

¿Qué esquema de configuración está utilizando?

Serie pasiva (PS)

    Lista de verificación

    Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración PS correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Estrategias de depuración

    La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

    Implicaciones de la estrategia activa la opción de INIT_DONE en el software Quartus® II y compruebe el pin INIT_DONE para asegurarse de que el dispositivo salga de la etapa de inicialización Si INIT_DONE permanece bajo después de que se libere alto el pin CONF_DONE, el dispositivo no puede salir de la etapa de inicialización. Si está habilitada la opción de CHINUSR, asegúrese de que se han proporcionado ciclos de reloj suficientes a través del pin CLKUSR como se indica en el manual del dispositivo, de lo contrario, el dispositivo no puede salir de la etapa de inicialización. Si INIT_DONE va alto después de que se libere alto el pin CONF_DONE, el dispositivo ingresó correctamente al modo de usuario. Si la CONF_DONE no sube, sonda a las señales DCLK y DATA. Observe las dos señales después de hacer clic en el botón de inicio en el programador Quartus II Si ambas señales permanecen bajas, y luego el instrucción del programa no se ha enviado correctamente al FPGA.

    Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

  • Lista de verificación
  • Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.
  • Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están atados a resistencias de extracción/extracción de acuerdo con la configuración recomendada en el manual del dispositivo.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

  • Estrategias de depuración
  • La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.
  • Implicaciones de la estrategia habilite la opción de INIT_DONE en el software Quartus® II y verifique en el pin INIT_DONE para asegurarse de que el dispositivo salga de la etapa de inicialización si INIT_DONE permanece bajo después de que se libere alto el pin CONF_DONE, el dispositivo no puede salir de la etapa de inicialización. Si está habilitada la opción de CHINUSR, asegúrese de que se han proporcionado ciclos de reloj suficientes a través del pin CLKUSR como se indica en el manual del dispositivo, de lo contrario, el dispositivo no puede salir de la etapa de inicialización. Si INIT_DONE va alto después de que se libere alto el pin CONF_DONE, el dispositivo ingresó correctamente al modo de usuario. Si la CONF_DONE no sube, sonda en las señales TDO, TDI y TCK Si la señal de TDI permanece baja mientras la señal de TDO se va a alternar durante la configuración, significa que los datos de configuración no se han pasado por el registro de análisis JTAG para configurar correctamente los bits de CRAM. Esto puede deberse a que la instrucción del programa JTAG no se está emitiendo a la FPGA correctamente.
  • Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:
  • La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS), paralelo activo (AP), serie pasiva (PS), paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración o la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales DCLK y la línea de datos/bus

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

    Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    1. La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    2. El número de pieza FPGA que estaba utilizando cuando se encontró este problema

    3. Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y de línea/bus DATA sondeó en el extremo FPGA

    4. Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    5. Especifique sus recomendaciones después de realizar las estrategias de depuración recomendadas

Paralelo activo (AP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de AP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se utilice el dispositivo flash compatible/li>

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales de control DCLK, bus DATA y flash

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que la dirección de bytes de los datos de configuración esté establecida en 0x020000 durante la generación de archivos de programación. La dirección de arranque de configuración predeterminada se 0x010000 en direccionamiento de palabras de 16 bits, lo que equivale a un 0x020000 direccionamiento de bytes de 8 bits compatible con el dispositivo de memoria flash.

La configuración de dirección incorrecta en el archivo de programación hace que el FPGA lea los datos incorrectos/no válidos de la memoria flash paralela

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales de bus nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración COMO correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales nCS, DCLK y DATA

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo de configuración que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines nCE, nCONFIG, nBSD, CONF_DONE y pines JTAG dedicados (TCK, TMS, TDO, TDI) se conectan de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error aparece en la ventana de mensajes cuando se encontró este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie pasiva (PS), Paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración PS/FPP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales de control DCLK, línea de datos/bus y flash

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración COMO correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales nCS, DCLK y DATA, asegúrese de que haya actividad en estas señales entre el FPGA y el dispositivo de configuración

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE

Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo de configuración que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE

Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie pasiva (PS), Paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de AP/PS/FPP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación. El software Quartus II más reciente podría tener la corrección de errores.
Compruebe la integridad de la señal de las señales de control DCLK, línea de datos/bus y flash El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.
Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines nCE, nCONFIG y nBSD están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Controle el contacto de soldadura entre el FPGA y la superficie de la placa Los pines nCONFIG y n FPGA no se liberarán si el FPGA no hay encendido correctamente o si el FPGA no hay venta de POR correctamente

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una toma de pantalla de los voltajes (por ejemplo, voltaje de núcleo, voltaje de configuración) se incrementa desde la etapa de encendido

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están atados a la configuración de AS según el manual del dispositivo

    Los pines JTAG dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de que el cable de programación esté encendido e interfacedo correctamente con el FPGA El programador Quartus® II no puede leer ni escribir información del dispositivo EPCS si la fuente de alimentación o la interfaz no es estable.
Compruebe si el dispositivo EPCS se puede programar a través de un cable de programación AS. Esto es para asegurar la funcionalidad del dispositivo EPCS. Omita este paso si no puede probar con un cable de programación AS debido a la restricción del hardware.
Asegúrese de que la imagen SFL exista en el FPGA antes de que se programe el dispositivo EPCS Si el puente SFL no existe en el FPGA, el programador Quartus II no puede acceder a la interfaz ASMI en el FPGA para programar el dispositivo EPCS
Después de que la imagen SFL se configure en el FPGA, sin cargar el ciclo de alimentación, el dispositivo intenta realizar la detección automática en el programador Quartus II Si solo se detecta el FPGA, significa que el programador Quartus II no puede acceder a la interfaz ASMI del FPGA a través del puente SFL, o que el programador Quartus II no puede detectar la interfaz entre EPCS y la FPGA a través de ASMI. Verifique la fuente de alimentación y la interfaz de ambos dispositivos, o utilice el SFL de la versión más reciente del software Quartus II Si se detectan tanto FPGA como EPCS, es más probable que se trate de un problema de integridad de señal. Compruebe la integridad de la señal de los pines DATA0, DCLK, nCS y ASDO. El ruido en estas ubicaciones de señal interrumpirá el proceso de programación de EPCS

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    La densidad EPCS (por ejemplo, EPCS64 o EPCS128) que estaba utilizando cuando se encontró este problema

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de que el cable de programación esté encendido e interfacedo correctamente con el FPGA El programador Quartus® II no puede leer ni escribir información del dispositivo flash si la fuente de alimentación o la interfaz no son estables.
Asegúrese de que la imagen PFL exista en el CPLD MAX II o en el FPGA antes de programar el dispositivo flash. Si no existe un puente PFL en el CPLD MAX II en el FPGA, el software Quartus II no puede acceder al dispositivo flash.
Después de configurar la imagen de PFL en el FPGA, sin cargar el ciclo de alimentación, el dispositivo intenta realizar la detección automática en el programador Quartus II Si solo se detecta FPGA, significa que el programador Quartus II no puede acceder al dispositivo flash a través del puente PFL. Compruebe la fuente de alimentación y la interfaz entre el CPLD MAX II o el FPGA y los dispositivos flash, o utilice la PFL de la versión más reciente del software Quartus II. Si se detectan tanto FPGA como EPCS, es más probable que se trate de un problema de integridad de la señal. Compruebe la integridad de la señal de la línea/bus DATA, DCLK, los pines de señal de control. El ruido en estas ubicaciones de señal interrumpirá el proceso de programación flash

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    El dispositivo flash (por ejemplo, Numonyx 512MB, spa amigable de 128 MB, etc.) que estaba utilizando cuando se encontró este problema

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
La generación del bitstream Quartus® II podría estar contribuyendo al problema. Descargue la versión más reciente del software Quartus II. Regenerar el archivo de programación y reconfigurar el FPGA o reprogramar y verificar la memoria flash utilizando el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el pin no CONF_DONE se retrase.

    Asegúrese de que no haya ninguna carga de capacitación adicional en la traza CONF_DONE

    Utilice la configuración avanzada de bits de la opción para agregar los bytes del panel bitstream posteriores al dispositivo

    Para la configuración de AS, utilice la configuración de bit de opción avanzada para desactivar la CONF_DONE comprobación de error o cambiar el recuento de longitudes del programa

Desmoralizar el CONF_DONE hacer que el dispositivo se pierda el CONF_DONE detectar la ventana y se produce un error de configuración Nota: Si la verificación de error de CONF_DONE está hada, el FPGA no comprobará si el CONF_DONE se eleva correctamente dentro de la ventana de sincronización válida.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Conecte los archivos de programación desaproveidos y comprimidos

    Una descripción de cuándo comenzó a ocurrir el fallo y los síntomas de la falla. Por ejemplo, la configuración comenzó a fallar al comienzo o al final del ciclo de programación.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
La generación de bitstream Quartus® II podría estar contribuyendo a este problema. Descargue la versión más reciente del software Quartus II. Regenerar el archivo de programación y reconfigurar el FPGA o reprogramar y verificar la memoria flash utilizando el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el pin no CONF_DONE se retrase.

    Asegúrese de que no haya ninguna carga de capacitación adicional en la traza CONF_DONE

    Utilice la configuración avanzada de bits de la opción para agregar los bytes del panel bitstream posteriores al dispositivo

    Para la configuración de AS, utilice la configuración de bit de opción avanzada para desactivar la CONF_DONE comprobación de error o cambiar el recuento de longitudes del programa

Desmoralizar el CONF_DONE hacer que el dispositivo se pierda el CONF_DONE detectar la ventana y se produce un error de configuración Nota: Si la verificación de error de CONF_DONE está hada, el FPGA no comprobará si el CONF_DONE se eleva correctamente dentro de la ventana de sincronización válida.
Asegúrese de que el dispositivo esté programado correctamente antes de realizar la configuración con el archivo cifrado. Si la clave no está presente en el dispositivo, entonces el dispositivo no puede descifrar el archivo cifrado
Asegúrese de que se utilice la misma clave para hacer el cifrado de archivos y para programar el dispositivo. Si la clave no es compatible, entonces el dispositivo no puede descifrar el archivo cifrado

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Conecte los archivos de programación desaproveidos y comprimidos

    Una descripción de cuándo comenzó a ocurrir el fallo y los síntomas de la falla. Por ejemplo, la configuración comenzó a fallar al comienzo o al final del ciclo de programación.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenerar el archivo de programación y volver a configurar el FPGA con el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el dispositivo no esté programado con la clave no volátil antes de realizar el programa de claves volátiles Una vez que se programó una clave no volátil (una vez programable) en el dispositivo, no puede programar una clave volátil.
Asegúrese de que el VCCBAT esté encendido correctamente. El VCCBAT es una fuente de alimentación dedicada para el almacenamiento de claves volátiles. El registro volátil no se encenderá si no hay suministro VCCCBAT.
Asegúrese de que la misma configuración (la placa, el cable de descarga y la versión del software Quartus II) pueda realizar el programa JTAG antes de realizar el programa de claves volátiles Si se produce un error en el programación de JTAG, no se trata de un error específico de programación de claves volátiles.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenerar el archivo de programación y volver a configurar el FPGA con el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el dispositivo no esté programado con la clave no volátil antes de realizar el programa de claves volátiles Una vez que se programó una clave no volátil (una vez programable) en el dispositivo, no puede programar una clave volátil.
Asegúrese de que la frecuencia de programación de claves no volátiles (frecuencia JTAG TCK) se establezca de acuerdo con las especificaciones La frecuencia JTAG TCK no está adaptada al programa de fusiones de tipo".
Asegúrese de que se utilice el cable de descarga adecuado (por ejemplo, tecnologías Ethernet Blaster o JTAG) para el programa de claves no volátiles. Un cable de descarga no compatible no es compatible con el programación de la clave no volátil
Asegúrese de que la misma configuración (la placa, el cable de descarga y la versión del software Quartus II) pueda realizar el programa JTAG antes de realizar el programa de claves volátiles Si se produce un error en el programación de JTAG, no se trata de un error específico de programación de claves volátiles. Nota: Vuelva a la página inicial del Solucionador de problemas de configuración para seleccionar los errores relacionados con JTAG.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de haber habilitado el bloque de actualización remota en su diseño Si el bloque de actualización remota no está habilitado, no puede utilizar la función de actualización remota.
Asegúrese de que la lógica del usuario se adapte al esquema especificado en la altremote_update guía del usuario multifunción (consulte el manual del dispositivo para saber cómo habilitar el bloque de actualización remota en su diseño) Es posible que algunas de las interfaces no funcionen correctamente al cambiar a otras imágenes de aplicaciones
Asegúrese de asignar la dirección de inicio correcta para la página de la aplicación. Consulte el manual y las notas de la aplicación relacionadas para obtener más información sobre cómo asignar la dirección de inicio correcta. El dispositivo no puede cargar la imagen adecuada si se asigna en la dirección de inicio de la aplicación
Asegúrese de que la dirección de inicio de la página de la aplicación esté escrita correctamente en el circuito de actualización remota. Utilice el parám derecho[2.0], haga valer write_param para un ciclo de reloj y asegúrese de que los datos en el bus de entrada data_in sean estables antes de que se afirme write_param. El dispositivo no puede cargar la imagen de aplicación adecuada si la dirección de inicio de la imagen de la aplicación está escrita en otros lugares.
Asegúrese de activar la entrada de reconfiguración de altremote_update para menos un ciclo de reloj. Consulte el manual o la guía del usuario para obtener la especificación relacionada (si la hubiera) en el puerto de entrada de reconfiguración de altremote_update megafunction Esto garantiza que el dispositivo puede detectar el borde positivo de nCONFIG para iniciar la reconfiguración

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de SignalTap II en el funcionamiento de escritura de la dirección de inicio de la imagen de la aplicación

    Frecuencia de reloj proporcionada a la megafunción altremote_update

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

¿Qué esquema de configuración está utilizando?

Serie pasiva (PS)

    Lista de verificación

    Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración PS correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Estrategias de depuración

    La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

    Implicaciones de la estrategia activa la opción de INIT_DONE en el software Quartus® II y compruebe el pin INIT_DONE para asegurarse de que el dispositivo salga de la etapa de inicialización Si INIT_DONE permanece bajo después de que se libere alto el pin CONF_DONE, el dispositivo no puede salir de la etapa de inicialización. Si está habilitada la opción de CHINUSR, asegúrese de que se han proporcionado ciclos de reloj suficientes a través del pin CLKUSR como se indica en el manual del dispositivo, de lo contrario, el dispositivo no puede salir de la etapa de inicialización. Si INIT_DONE va alto después de que se libere alto el pin CONF_DONE, el dispositivo ingresó correctamente al modo de usuario. Si la CONF_DONE no sube, sonda a las señales DCLK y DATA. Observe las dos señales después de hacer clic en el botón de inicio en el programador Quartus II Si ambas señales permanecen bajas, y luego el instrucción del programa no se ha enviado correctamente al FPGA.

    Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

  • Lista de verificación
  • Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.
  • Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están atados a resistencias de extracción/extracción de acuerdo con la configuración recomendada en el manual del dispositivo.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

  • Estrategias de depuración
  • La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.
  • Implicaciones de la estrategia habilite la opción de INIT_DONE en el software Quartus® II y verifique en el pin INIT_DONE para asegurarse de que el dispositivo salga de la etapa de inicialización si INIT_DONE permanece bajo después de que se libere alto el pin CONF_DONE, el dispositivo no puede salir de la etapa de inicialización. Si está habilitada la opción de CHINUSR, asegúrese de que se han proporcionado ciclos de reloj suficientes a través del pin CLKUSR como se indica en el manual del dispositivo, de lo contrario, el dispositivo no puede salir de la etapa de inicialización. Si INIT_DONE va alto después de que se libere alto el pin CONF_DONE, el dispositivo ingresó correctamente al modo de usuario. Si la CONF_DONE no sube, sonda en las señales TDO, TDI y TCK Si la señal de TDI permanece baja mientras la señal de TDO se va a alternar durante la configuración, significa que los datos de configuración no se han pasado por el registro de análisis JTAG para configurar correctamente los bits de CRAM. Esto puede deberse a que la instrucción del programa JTAG no se está emitiendo a la FPGA correctamente.
  • Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:
  • La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS), paralelo activo (AP), serie pasiva (PS), paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración o la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales DCLK y la línea de datos/bus

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

    Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    1. La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    2. El número de pieza FPGA que estaba utilizando cuando se encontró este problema

    3. Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y de línea/bus DATA sondeó en el extremo FPGA

    4. Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    5. Especifique sus recomendaciones después de realizar las estrategias de depuración recomendadas

Paralelo activo (AP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de AP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se utilice el dispositivo flash compatible/li>

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales de control DCLK, bus DATA y flash

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que la dirección de bytes de los datos de configuración esté establecida en 0x020000 durante la generación de archivos de programación. La dirección de arranque de configuración predeterminada se 0x010000 en direccionamiento de palabras de 16 bits, lo que equivale a un 0x020000 direccionamiento de bytes de 8 bits compatible con el dispositivo de memoria flash.

La configuración de dirección incorrecta en el archivo de programación hace que el FPGA lea los datos incorrectos/no válidos de la memoria flash paralela

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales de bus nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración COMO correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Controle la integridad de la señal de las señales nCS, DCLK y DATA

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo de configuración que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines nCE, nCONFIG, nBSD, CONF_DONE y pines JTAG dedicados (TCK, TMS, TDO, TDI) se conectan de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error aparece en la ventana de mensajes cuando se encontró este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie pasiva (PS), Paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración PS/FPP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales de control DCLK, línea de datos/bus y flash

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ningún dispositivo externo que conduca el pin n CLARAS

Si se impulsa el pin nIMO CON un dispositivo externo, se bajará inesperadamente el pin y esto interrumpirá el proceso de configuración.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie activa (AS)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración COMO correcta según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica el dispositivo de configuración utilizando el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales nCS, DCLK y DATA, asegúrese de que haya actividad en estas señales entre el FPGA y el dispositivo de configuración

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE

Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo de configuración que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

JTAG

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están MSEL atados a VCC o a tierra. No deje flotantes perder pines MSEL.

    Los pines JTAG nCE, nCONFIG, nBSD, CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Estrategia

Implicaciones

Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reconfigura el FPGA con el nuevo archivo de programación.

El software Quartus II más reciente podría tener la corrección de errores.

Compruebe la integridad de la señal de las señales JTAG dedicadas

El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.

Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE

Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando y el mensaje de error que aparecía en la ventana de mensajes cuando se produjo este problema.

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, TDO, TDI y TCK sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Serie pasiva (PS), Paralelo pasivo rápido (FPP)

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de AP/PS/FPP según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se cumplan todas las especificaciones del tiempo

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenera el archivo de programación y reprograma y verifica la memoria flash utilizando el nuevo archivo de programación. El software Quartus II más reciente podría tener la corrección de errores.
Compruebe la integridad de la señal de las señales de control DCLK, línea de datos/bus y flash El ruido en las líneas o el bus interrumpirá el proceso de configuración y causará daños en los datos. Si los datos están dañados durante la configuración, el FPGA detectar un error de configuración y tira del pin n RESON bajo.
Asegúrese de que no haya ninguna carga de capacitación o dispositivo externo que pudiera causar el retraso en el pin CONF_DONE Demorar o cargar el pin CONF_DONE causaría que el CONF_DONE no suba alto dentro de la ventana de sincronización válida

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA y el número de pieza del dispositivo flash que estaba utilizando cuando se encontró este problema.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines nCE, nCONFIG y nBSD están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Controle el contacto de soldadura entre el FPGA y la superficie de la placa Los pines nCONFIG y n FPGA no se liberarán si el FPGA no hay encendido correctamente o si el FPGA no hay venta de POR correctamente

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una toma de pantalla de los voltajes (por ejemplo, voltaje de núcleo, voltaje de configuración) se incrementa desde la etapa de encendido

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines están atados a la configuración de AS según el manual del dispositivo

    Los pines JTAG dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de que el cable de programación esté encendido e interfacedo correctamente con el FPGA El programador Quartus® II no puede leer ni escribir información del dispositivo EPCS si la fuente de alimentación o la interfaz no es estable.
Compruebe si el dispositivo EPCS se puede programar a través de un cable de programación AS. Esto es para asegurar la funcionalidad del dispositivo EPCS. Omita este paso si no puede probar con un cable de programación AS debido a la restricción del hardware.
Asegúrese de que la imagen SFL exista en el FPGA antes de que se programe el dispositivo EPCS Si el puente SFL no existe en el FPGA, el programador Quartus II no puede acceder a la interfaz ASMI en el FPGA para programar el dispositivo EPCS
Después de que la imagen SFL se configure en el FPGA, sin cargar el ciclo de alimentación, el dispositivo intenta realizar la detección automática en el programador Quartus II Si solo se detecta el FPGA, significa que el programador Quartus II no puede acceder a la interfaz ASMI del FPGA a través del puente SFL, o que el programador Quartus II no puede detectar la interfaz entre EPCS y la FPGA a través de ASMI. Verifique la fuente de alimentación y la interfaz de ambos dispositivos, o utilice el SFL de la versión más reciente del software Quartus II Si se detectan tanto FPGA como EPCS, es más probable que se trate de un problema de integridad de señal. Compruebe la integridad de la señal de los pines DATA0, DCLK, nCS y ASDO. El ruido en estas ubicaciones de señal interrumpirá el proceso de programación de EPCS

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    La densidad EPCS (por ejemplo, EPCS64 o EPCS128) que estaba utilizando cuando se encontró este problema

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

    Asegúrese de que se utilice el dispositivo flash compatible.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de que el cable de programación esté encendido e interfacedo correctamente con el FPGA El programador Quartus® II no puede leer ni escribir información del dispositivo flash si la fuente de alimentación o la interfaz no son estables.
Asegúrese de que la imagen PFL exista en el CPLD MAX II o en el FPGA antes de programar el dispositivo flash. Si no existe un puente PFL en el CPLD MAX II en el FPGA, el software Quartus II no puede acceder al dispositivo flash.
Después de configurar la imagen de PFL en el FPGA, sin cargar el ciclo de alimentación, el dispositivo intenta realizar la detección automática en el programador Quartus II Si solo se detecta FPGA, significa que el programador Quartus II no puede acceder al dispositivo flash a través del puente PFL. Compruebe la fuente de alimentación y la interfaz entre el CPLD MAX II o el FPGA y los dispositivos flash, o utilice la PFL de la versión más reciente del software Quartus II. Si se detectan tanto FPGA como EPCS, es más probable que se trate de un problema de integridad de la señal. Compruebe la integridad de la señal de la línea/bus DATA, DCLK, los pines de señal de control. El ruido en estas ubicaciones de señal interrumpirá el proceso de programación flash

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    El dispositivo flash (por ejemplo, Numonyx 512MB, spa amigable de 128 MB, etc.) que estaba utilizando cuando se encontró este problema

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
La generación del bitstream Quartus® II podría estar contribuyendo al problema. Descargue la versión más reciente del software Quartus II. Regenerar el archivo de programación y reconfigurar el FPGA o reprogramar y verificar la memoria flash utilizando el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el pin no CONF_DONE se retrase.

    Asegúrese de que no haya ninguna carga de capacitación adicional en la traza CONF_DONE

    Utilice la configuración avanzada de bits de la opción para agregar los bytes del panel bitstream posteriores al dispositivo

    Para la configuración de AS, utilice la configuración de bit de opción avanzada para desactivar la CONF_DONE comprobación de error o cambiar el recuento de longitudes del programa

Desmoralizar el CONF_DONE hacer que el dispositivo se pierda el CONF_DONE detectar la ventana y se produce un error de configuración Nota: Si la verificación de error de CONF_DONE está hada, el FPGA no comprobará si el CONF_DONE se eleva correctamente dentro de la ventana de sincronización válida.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Conecte los archivos de programación desaproveidos y comprimidos

    Una descripción de cuándo comenzó a ocurrir el fallo y los síntomas de la falla. Por ejemplo, la configuración comenzó a fallar al comienzo o al final del ciclo de programación.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines de MSEL están atados a la configuración correcta de MSEL según el manual del dispositivo

    Los pines nCE, nCONFIG, nBSD y CONF_DONE están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
La generación de bitstream Quartus® II podría estar contribuyendo a este problema. Descargue la versión más reciente del software Quartus II. Regenerar el archivo de programación y reconfigurar el FPGA o reprogramar y verificar la memoria flash utilizando el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el pin no CONF_DONE se retrase.

    Asegúrese de que no haya ninguna carga de capacitación adicional en la traza CONF_DONE

    Utilice la configuración avanzada de bits de la opción para agregar los bytes del panel bitstream posteriores al dispositivo

    Para la configuración de AS, utilice la configuración de bit de opción avanzada para desactivar la CONF_DONE comprobación de error o cambiar el recuento de longitudes del programa

Desmoralizar el CONF_DONE hacer que el dispositivo se pierda el CONF_DONE detectar la ventana y se produce un error de configuración Nota: Si la verificación de error de CONF_DONE está hada, el FPGA no comprobará si el CONF_DONE se eleva correctamente dentro de la ventana de sincronización válida.
Asegúrese de que el dispositivo esté programado correctamente antes de realizar la configuración con el archivo cifrado. Si la clave no está presente en el dispositivo, entonces el dispositivo no puede descifrar el archivo cifrado
Asegúrese de que se utilice la misma clave para hacer el cifrado de archivos y para programar el dispositivo. Si la clave no es compatible, entonces el dispositivo no puede descifrar el archivo cifrado

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Conecte los archivos de programación desaproveidos y comprimidos

    Una descripción de cuándo comenzó a ocurrir el fallo y los síntomas de la falla. Por ejemplo, la configuración comenzó a fallar al comienzo o al final del ciclo de programación.

    Una captura de pantalla de las señales nCONFIG, n PRECONFIGUR, DCLK y DATA línea/bus sondeó en el extremo FPGA

    Especifique si está realizando una configuración de un solo dispositivo o de varios dispositivos. Para la configuración de dispositivos múltiples, indique los dispositivos conectados en la cadena

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenerar el archivo de programación y volver a configurar el FPGA con el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el dispositivo no esté programado con la clave no volátil antes de realizar el programa de claves volátiles Una vez que se programó una clave no volátil (una vez programable) en el dispositivo, no puede programar una clave volátil.
Asegúrese de que el VCCBAT esté encendido correctamente. El VCCBAT es una fuente de alimentación dedicada para el almacenamiento de claves volátiles. El registro volátil no se encenderá si no hay suministro VCCCBAT.
Asegúrese de que la misma configuración (la placa, el cable de descarga y la versión del software Quartus II) pueda realizar el programa JTAG antes de realizar el programa de claves volátiles Si se produce un error en el programación de JTAG, no se trata de un error específico de programación de claves volátiles.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Los pines JTAG nCE, nCONFIG, nBSD CONF_DONE y dedicados (TCK, TMS, TDO, TDI) están conectados de acuerdo con la configuración recomendada en el manual del dispositivo. Si se requieren resistencias de extracción/extracción, asegúrese de que los valores de las resistencias sean correctos.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Descargue la versión más reciente del software Quartus® II. Regenerar el archivo de programación y volver a configurar el FPGA con el nuevo archivo de programación El software Quartus II más reciente podría tener la corrección de errores
Asegúrese de que el dispositivo no esté programado con la clave no volátil antes de realizar el programa de claves volátiles Una vez que se programó una clave no volátil (una vez programable) en el dispositivo, no puede programar una clave volátil.
Asegúrese de que la frecuencia de programación de claves no volátiles (frecuencia JTAG TCK) se establezca de acuerdo con las especificaciones La frecuencia JTAG TCK no está adaptada al programa de fusiones de tipo".
Asegúrese de que se utilice el cable de descarga adecuado (por ejemplo, tecnologías Ethernet Blaster o JTAG) para el programa de claves no volátiles. Un cable de descarga no compatible no es compatible con el programación de la clave no volátil
Asegúrese de que la misma configuración (la placa, el cable de descarga y la versión del software Quartus II) pueda realizar el programa JTAG antes de realizar el programa de claves volátiles Si se produce un error en el programación de JTAG, no se trata de un error específico de programación de claves volátiles. Nota: Vuelva a la página inicial del Solucionador de problemas de configuración para seleccionar los errores relacionados con JTAG.

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Se muestra una captura de pantalla del mensaje de error que se muestra en la ventana del mensaje Quartus II

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

Lista de verificación

Antes de continuar con la depuración del problema, se le recomienda utilizar esta lista de verificación para verificar que haya seguido la configuración recomendada en su diseño.

    Las fuentes de alimentación se incrementan hasta el nivel de voltaje adecuado de acuerdo con la hoja de datos del dispositivo y son estables durante toda la operación.

Estrategias de depuración

La siguiente tabla enumera algunas estrategias de depuración recomendadas para reducir la causa principal del problema. Revise cada estrategia y realizar la verificación en consecuencia.

Implicaciones de la estrategia
Asegúrese de haber habilitado el bloque de actualización remota en su diseño Si el bloque de actualización remota no está habilitado, no puede utilizar la función de actualización remota.
Asegúrese de que la lógica del usuario se adapte al esquema especificado en la altremote_update guía del usuario multifunción (consulte el manual del dispositivo para saber cómo habilitar el bloque de actualización remota en su diseño) Es posible que algunas de las interfaces no funcionen correctamente al cambiar a otras imágenes de aplicaciones
Asegúrese de asignar la dirección de inicio correcta para la página de la aplicación. Consulte el manual y las notas de la aplicación relacionadas para obtener más información sobre cómo asignar la dirección de inicio correcta. El dispositivo no puede cargar la imagen adecuada si se asigna en la dirección de inicio de la aplicación
Asegúrese de que la dirección de inicio de la página de la aplicación esté escrita correctamente en el circuito de actualización remota. Utilice el parám derecho[2.0], haga valer write_param para un ciclo de reloj y asegúrese de que los datos en el bus de entrada data_in sean estables antes de que se afirme write_param. El dispositivo no puede cargar la imagen de aplicación adecuada si la dirección de inicio de la imagen de la aplicación está escrita en otros lugares.
Asegúrese de activar la entrada de reconfiguración de altremote_update para menos un ciclo de reloj. Consulte el manual o la guía del usuario para obtener la especificación relacionada (si la hubiera) en el puerto de entrada de reconfiguración de altremote_update megafunction Esto garantiza que el dispositivo puede detectar el borde positivo de nCONFIG para iniciar la reconfiguración

Si su problema persiste, puede ponerse en contacto con nuestro asistencia técnica a través de mi Apoyo para obtener más ayuda. Después de enviar una solicitud de servicio a mySupport, proporcione la siguiente información:

    La versión del software Quartus II que estaba utilizando cuando se encontró este problema

    El FPGA número de pieza que estaba utilizando cuando se encontró este problema

    Una captura de pantalla de SignalTap II en el funcionamiento de escritura de la dirección de inicio de la imagen de la aplicación

    Frecuencia de reloj proporcionada a la megafunción altremote_update

    Especificar sus estrategias de depuración después de realizar las estrategias de depuración recomendadas

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