Configuración asincrónica paralela pasiva
Durante la configuración de PPA, los datos se transfieren desde un dispositivo de configuración, memoria flash u otro dispositivo de almacenamiento al dispositivo Intel® FPGA en los pines DATA[7..0]. Este esquema de configuración es asíncrono, por lo que las señales de control regulan el ciclo de configuración.
Para obtener más información, consulte el capítulo de configuración del dispositivo Intel® FPGA correspondiente en el Manual de configuración.
Método de configuración
- Uso de un host inteligente como microprocesador o CPLD
Diseño de referencia
- Documento técnico sobre el controlador de configuración de la serie MAX® mediante memoria flash (PDF) ›
- Uso de un CPLD MAX® o MAX® II como controlador de configuración para configurar fpga Intel® desde la memoria flash
- Código fuente (ZIP) en Verilog y VHDL
El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.