Configuración de JTAG

El plan de configuración de JTAG utiliza los pines de interfaz JTAG 1149.1 IEEE Estándar y es compatible con el estándar JAM Standard Test and Programming Language (STAPL). El archivo vectorial serie (S COMPARTIMIENTO) es compatible en Intel® FPGA dispositivos que utilizan herramientas de programación de terceros. Intel FPGA dispositivos están diseñados de modo tal que las instrucciones de JTAG han sido inapicadas en cualquier modo de configuración de dispositivos. Por lo tanto, la configuración de JTAG puede tener lugar sin esperar a que se completen otros modos de configuración. La configuración de JTAG se puede realizar utilizando un cable de descarga Intel FPGA o un host inteligente, como un microprocesador.

Método de configuración

• Cables de descarga Intel® FPGA
  • Uso del cable de descarga para descargar datos de configuración o para programar datos durante el prototipado en el sistema durante la producción.
    • Guía del usuario Intel® FPGA Download Cable
    • Descargar cables

• JRunner
  • Controlador de software portátil utilizado para configurar un FPGA a través de una interfaz JTAG.
  • Funciona en una PC o procesadores integrados.
  • Se puede utilizar el cable de descarga ByteBlaster™ II o ByteBlasterMVTM.
  • Código fuente disponible para su porción a un sistema integrado u otra plataforma.
• Reproductor Jam STAPL
  • Ofrece programación en el sistema (ISP) a través de la interfaz JTAG.
  • Funciona en una PC o procesadores integrados.
  • Se puede utilizar el cable de descarga ByteBlaster II o ByteBlasterMV.

Documentación

• Manual del dispositivo Stratix® IV, Volumen 1, Capítulo 12: Pruebas de exploración de límites JTAG
• Pruebas de análisis de límites de IEEE 1149.1 (JTAG) en dispositivos Stratix® III
• Pruebas de análisis de límites de IEEE 1149.1 (JTAG) en dispositivos Stratix® II y Stratix II GX
• Pruebas de análisis de límites de IEEE 1149.1 (JTAG) para dispositivos Cyclone® III
• Pruebas de exploración de límites de IEEE 1149.1 (JTAG) para dispositivos Cyclone® II
• Pruebas de exploración de límites de IEEE 1149.1 (JTAG) para dispositivos Arria GX
• Pruebas de análisis de límites JTAG para dispositivos Arria II
• AN 39: pruebas de análisis de límites de IEEE 1149.1 (JTAG) en dispositivos Intel FPGA

Enlaces relacionados

Manual del dispositivo Cyclone® V: Volumen 1: Interfaces e integración del dispositivo

Dispositivos de configuración FPGA