ID del artículo: 000097176 Tipo de contenido: Resolución de problemas Última revisión: 10/05/2024

¿Por qué están deshabilitados los parámetros de latencia listos para la interfaz AXI de IP FPGA memoria direccionable por contenido dentro del subsistema FPGA IP de memoria?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.3 del software Quartus® Prime Pro Edition, los parámetros de la sección AXI Interface Ready-Valid Latency están deshabilitados en la IP FPGA memoria direccionable por contenido.

Resolución

Este problema se ha solucionado en la versión 23.4 del software Quartus® Prime Pro Edition.

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