Debido a un problema en la GUI del controlador de reloj del kit de desarrollo de sistema integrado en chip-transceptor Agilex™ 7 FPGA serie I, el ejemplo de diseño de IP de F-tile Serial Lite IV falla cuando se necesita configurar la frecuencia de reloj OUT1 del chip Si5332. Esto se debe a que hay un problema con esta GUI Si5332; la frecuencia OUT1 no se puede configurar con precisión.
Es posible que se observen errores similares en todos los diseños de PI F-tile de Agilex 7 si utilizas el kit de desarrollo de sistema integrado en chip transceptor Agilex™ 7 FPGA serie I, tu diseño utiliza el reloj Si5332 OUT1 y es necesario cambiar la frecuencia predeterminada, 166,66 MHz.
Para evitar este problema, debe evitar establecer la frecuencia Si5332 OUT1 directamente mediante el botón "establecer". Debe usar el botón "importar" para configurar con precisión la frecuencia de reloj Si5332 OUT1.
El software ClockBuilder Pro puede exportar la función de importación de un archivo TXT. Se adjunta como referencia un ejemplo de proyecto si5332 y un archivo si5332-project.txt .
Este problema se solucionará en una versión futura del software Quartus® Prime Pro Edition.