¿Por qué falla mi ejemplo de diseño de IP duro FPGA F-Tile Ethernet 200GE o 400GE con control de flujo habilitado en la etapa de compilación de Quartus® Prime Pro - Generación lógica de soporte?

Debido a un problema en la versión 23.2 del software Quartus® Prime Pro Edition, el ejemplo de diseño de IP duro de Ethernet FPGA F-Tile de 200GE o 400GE fallará en la fase de generación de lógica de compatibilidad de la compilación cuando el parámetro Detener el tráfico de TX cuando el socio de enlace envía PAUSE esté establecido en Sí.

Para solucionar este problema, siga los pasos siguientes:

1. Busque y abra el archivo eth_f_hw_ip_top.sv ubicado en el directorio <design_example_name>/hardware_test_design/common/
2. Elimine los puertos i_tx_pfc y o_rx_pfc contenidos en la instancia de dut
3. Guarde el archivo eth_f_hw_ip_top.sv modificado
4. Vuelva a compilar el ejemplo de diseño

Este problema se ha solucionado en la versión 23.3 del software Quartus® Prime Pro Edition.