Puede recibir este error cuando el transmisor LVDS SERDES Intel® FPGA IP es impulsado por una PLL desde bancos de E/S adyacentes en dispositivos Intel® Arria® 10.
El software Intel® Quartus® Prime Pro Edition no permite que los PLLs de E/S impulsen los canales de los transmisores en los bancos de E/S adyacentes. Esto dará lugar a inestabilidad adicional en los canales TX causado por la ruta de reloj que atravesa el núcleo o los PPL en cascada.
Si una PLL de banco de E/S impulsa los canales del transmisor en bancos de E/S adyacentes, debe accionar al menos un canal transmisor en el mismo banco.
El manual de E/S Intel® Arria® 10 Core Fabric y propósito general se actualizará para destacar las pautas de colocación de LVDS como se muestra a continuación:
La PLL del banco de E/S puede accionar los canales diferenciales del transmisor en un banco de E/S adyacente solo en las siguientes condiciones:
- La interfaz es una amplia interfaz del transmisor LVDS SERDES Intel® FPGA IP que abarca varios bancos de E/S.
- Con tx_outclock activado: el transmisor tiene más de 22 canales
- Con tx_outclock desactivado, el transmisor tiene más de 23 canales
- La PLL también impulsa al menos un canal transmisor en su propio banco de E/S