ID del artículo: 000094408 Tipo de contenido: Resolución de problemas Última revisión: 02/12/2024

¿Por qué falla la simulación VHDL de diseño de IP del FPGA de transmisión de Serial Lite III utilizando QuestaSim y el software Questa*- FPGA Edition?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.1 del software Quartus® Prime Pro Edition, es posible que observe fallas de simulación VHDL para el diseño IP de transmisión de Serial Lite III con modo de reloj estándar para los dispositivos Stratix® de 10 L / H-tile cuando utiliza la última versión del software QuestaSim y Questa*- FPGA Edition.

Resolución

Para evitar este error de simulación, puede utilizar la versión anterior de Questa Simulator 2022.1.

Este problema se solucionará en una versión futura del software Quartus® Prime Pro Edition.

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