Debido a un problema en la versión 23.1 y anteriores del software Intel® Quartus® Prime Pro Edition, el modo de bloqueo para referencia (LTR) no se puede habilitar para la Intel® FPGA IP de PHY directo PMA/FEC de F-Tile.
No existe una solución alternativa para PMA tipo FGT con PAM4 y PMA tipo FHT con PAM4/NRZ.
Sin embargo, existe una solución alternativa para la conexión al medio físico (PMA) tipo FGT con no retorno a cero (NRZ) para evitar este problema en el software Intel® Quartus® Prime Pro Edition versión 23.1 y anteriores.
Los siguientes pasos son un ejemplo de un diseño de carril de señalización:
- Agregue las siguientes asignaciones QSF en el archivo .qsf del proyecto:
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set_instance_assignment -name HSSI_PARAMETER "flux_mode=FLUX_MODE_BYPASS" -to rx_serial_data[0] -entity top
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set_instance_assignment -name HSSI_PARAMETER "flux_mode=FLUX_MODE_BYPASS" -to tx_serial_data[0] -entity top
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set_instance_assignment -name HSSI_PARAMETER "engineered_link_mode=ENABLE" -to rx_serial_data[0] -entity top
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set_instance_assignment -name HSSI_PARAMETER "engineered_link_mode=ENABLE" -to tx_serial_data[0] -entity top
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set_instance_assignment -name HSSI_PARAMETER "rx_adapt_mode=RX_ADAPT_MODE_STATIC_EQ" -to rx_serial_data[0] -entity top
Nota: Reemplace "rx_serial_data[0]" con la señal receptora de su diseño.
Reemplace "tx_serial_data[0]" con la señal transmisora de su diseño.
Reemplace "top" por el nombre de entidad de nivel superior de su diseño.
Para un diseño de varios carriles, debe tener las 5 asignaciones anteriores para cada carril.
2. Recompila y programa tu diseño.
3. A través de Datapath Avalon® Memory-Mapped Interface, escriba CSR rx_ignore_locked2data registre 0x818[0] con el valor 1'b1
4. Afirmar rx_reset
5. A través de PMA Avalon Memory-Mapped Interface, escriba los siguientes registros con el valor 1'b1:
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0x41680[28]
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0x41680[24]
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0x41580[31]
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0x41580[30]
6. Deafirmar rx_reset
Este problema se solucionará en una versión futura del software Intel® Quartus® Prime Pro Edition.