ID del artículo: 000091946 Tipo de contenido: Resolución de problemas Última revisión: 16/02/2023

¿Por qué a la Intel® Stratix® Intel® FPGA IP de transmisión de Avalon® de Avalon® de 10 L-tile y H para el ejemplo de diseño PCI Express* le faltan dos relojes de configuración en el Resumen de configuración del analizador de sincronización?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 22.2 del software Intel® Quartus® Prime Pro Edition, faltan los siguientes relojes en el resumen de configuración al compilar las Intel® FPGA IP de streaming Avalon® L-tile y H-tile para PCI Express* para dispositivos Intel® Stratix® 10 FPGA.

    • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
    • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

     

     

    Resolución

    Este problema se corrigió a partir de la Intel® Quartus® versión 22.3 del software Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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