ID del artículo: 000091750 Tipo de contenido: Conectividad Última revisión: 15/05/2023

¿Por qué se han eliminado los pines IO_PLL_REFCLK en las pautas de conexión de pines FPGA Intel Agilex®?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

En el Intel Agilex® FPGA Las Pautas de conexión de pines y el archivo de pines del software Intel® Quartus® Prime, notará IO_PLL_REFCLK_[12A,12C,13A,13C]_GXF se ha eliminado.

Resolución

Esto se debe al uso de un software Intel® Quartus® Prime que utiliza una PI interna de Intel®. Intel recomienda que conecte este pin al suelo a través de una resistencia de 0 Ohm.

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