Debido a un problema en la versión 22.1 del software Intel® Quartus® Prime Pro Edition, el F-Tile SDI II Intel® FPGA IP el bucleback paralelo con el ejemplo de diseño VCJADO externo tiene una inestabilidad mayor que la requerida por el estándar de video SD-SDI debido a que la salida de la señal de sincronización FVH del núcleo SDI RX no es una fuente aceptable para reloj el VC VAMOS externo en la tarjeta secundaria necesaria para sincronizar el reloj entre TX y RX. Este problema afecta el estándar de video SDI de velocidad triple y velocidad múltiple, ya que SD-SDI forma parte del estándar compatible. Este problema también afectará cualquier diseño de Intel Agilex® 7 FPGA que siga esta implementación de Intel del VCAMBIENTE con el chip TI LMH1983 en su diseño.
Para solucionar este problema, utilice una de las dos soluciones posibles:
1. Utilice F-Tile SDI II Intel® FPGA IP loopback paralelo sin ejemplo de diseño VCIMO externo. Este diseño es compatible con el estándar de video SDI de velocidad triple y velocidad múltiple (incluyendo SD-SDI), mientras se utiliza PLL interno para sincronizar el reloj entre TX y RX.
2. Utilice un chip de sincronización de reloj externo como TI LMH1981, para generar la señal de temporización FVH y alimentar las señales al VC ALLÁ externo (TI LMH1983), como se muestra en la Figura 1. El reloj externo TI LMH1981 está disponible en la tarjeta dependiente Nextera y Terasic 12G SDI-FMC, y el usuario debe suministrar la entrada genlock al TI LMH1981 en consecuencia.
Figura 1.
