Debido a un problema en la Intel® Quartus® software Prime Pro Edition versión 22.1, es posible que vea el error de compilación anterior en el software Questa*-Intel® FPGA Edition versión 2022.1 mientras ejecuta una simulación del ejemplo de diseño basado en VHDL de PHY Lite para interfaces paralelas Intel Agilex® FPGA IP. Esto se debe al probador de IP PHYLITE con generador y comprobación PRBS contenido en el ejemplo de diseño que utiliza el puerto "channel_strobe_out_in", que ya no se utiliza en PHY Lite para interfaces paralelas Intel Agilex® IP FPGA.
Para solucionar este problema, suprima el error reemplazando la línea 127 en el msim_setup.tcl de la siguiente manera:
establecer USER_DEFINED_ELAB_OPTIONS "-suppress 1130, 14408, 16154"
Este problema se ha solucionado a partir de Intel® Quartus® software Prime Pro Edition v22.2.