ID del artículo: 000088423 Tipo de contenido: Resolución de problemas Última revisión: 06/01/2023

¿Por qué no se compila mi diseño F-Tile MEZZANINE/FEC Direct PHY Intel® FPGA IP en la etapa de generación de compatibilidad lógica cuando el diseño tiene al menos una variante de varios carriles DE ADELANTADO con el "Modo de temporificación...

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Transceptor PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el Intel® Quartus® software Prime Pro Edition v21.3, cuando el diseño tiene al menos una variante de varios carriles DE TOC con el "Modo de sincronización de ruta de datos" establecido en "PRECONFIGUR", no se podrá compilar en la etapa de generación de compatibilidad lógica con el mensaje "Error (21842): Solucionador no encontró una solución".

    Resolución

    Este problema se corrigió a partir de la Intel® Quartus® versión 22.1 del software Prime Pro Edition.

    Para solucionar este problema en el software Intel® Quartus® Prime Pro Edition versión 21.4 o anterior, reemplace la variante de varios carriles DE ESTRECHAR por varias instancias de una variante de 1 canal.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™

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