Descripción
Cuando se utiliza el núcleo PI PCIe* Stratix® 10 en modo de puerto raíz, se informará la siguiente advertencia de bloqueo temporal inferido durante el análisis y la síntesis:
Advertencia (13228): Advertencia de VHDL o HDL de Verilog en altera_pcie_s10_rp_reg.sv(368): se deduce de latch para eop_cycles neto[3]
Se ha confirmado que este problema es un error.
Resolución
No existe ninguna solución para este problema.
Este problema se solucionó a partir de la versión 18.1 del software Quartus® Prime Pro Edition