ID del artículo: 000087360 Tipo de contenido: Resolución de problemas Última revisión: 05/12/2024

¿Por qué el núcleo PI PCIe* Stratix® 10 infiere un bloqueo temporal cuando se utiliza en modo puerto raíz?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
  • Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando se utiliza el núcleo PI PCIe* Stratix® 10 en modo de puerto raíz, se informará la siguiente advertencia de bloqueo temporal inferido durante el análisis y la síntesis:

    Advertencia (13228): Advertencia de VHDL o HDL de Verilog en altera_pcie_s10_rp_reg.sv(368): se deduce de latch para eop_cycles neto[3]

    Se ha confirmado que este problema es un error.

    Resolución

    No existe ninguna solución para este problema.

    Este problema se solucionó a partir de la versión 18.1 del software Quartus® Prime Pro Edition

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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