Al utilizar un controlador DDR4 de 10 FPGA de Intel® Arria® en la versión 14.1 del software Quartus® II, es posible que encuentre que la demora de comando CAS_n a CAS_n para diferentes grupos de bancos no cumple con la configuración de parámetros tCCD_S en la Intel® FPGA IP GUI del controlador Intel Arria 10 DDR4. Por ejemplo, puede configurar tCCD_S como 4 en la GUI, pero la forma de onda de simulación muestra un 8. Esto da lugar a brechas entre transacciones de lectura o escritura de lectura o escritura.
Como solución alternativa, puede cambiar los parámetros siguientes:
De:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (2),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (2),
Para:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (1),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (1),
Estos parámetros existen en los archivos siguientes para fines de síntesis o simulación:
- versión /emif__example_design/sim/altera_emif_/sim/ed_sim_altera_emif__*.v
- versión de /emif__example_design/qii/altera_emif_/synth/ed_synth_altera_emif__*.v
- versión de //altera_emif_/synth/_altera_emif__*.v
- versión //altera_emif_/sim/_altera_emif__*.v
Está previsto que este problema se solucione en un futuro lanzamiento del software Quartus II.