Descripción
Debido a un problema en el software Intel® Quartus® Prime, es posible que vea que, para los dispositivos 10 SX de Intel® Arria®, la señal de reloj de salida alTCLKCTRL Intel® FPGA IP es intensa cuando se le asigna a la ubicación CLKCTRL_2L_G_I17 .
Resolución
Para solucionar este problema, cree un ejemplo de subsanación de la Intel® FPGA IP ALTCLKCTRL y agregue las siguientes asignaciones en el archivo de configuración de Quartus (.qsf) para conservar la instancia de resumen y corregir la ubicación a CLKCTRL_2L_G_I17.
set_location_assignment CLKCTRL_2L_G_I17 a
set_instance_assignment -name PRESERVE_FANOUT_FREE_WYSIWYG ON -to