Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 18.1 y anteriores, es posible que vea este error interno en la etapa de plan de ajuste al compilar un diseño de Intel® Stratix® 10 FPGA con múltiples instancias de la Intel® FPGA IP ALTCLKCTRL. Este error se produce cuando la función de movimiento del reloj está habilitada y impulsa la lógica dentro de un solo banco de E/S o mosaico de transceptores.
Solo se admite una puerta de reloj en un solo banco de E/S o mosaico de transceptores en Intel® Stratix® 10 dispositivos.
Para evitar el error, reduzca la cantidad de bloques de control de reloj con la función de movimiento de reloj habilitada en un solo banco de E/S o en un mosaico de transceptor a uno.
Esta configuración está programada para proporcionar un mensaje de error claro en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.
