ID del artículo: 000086105 Tipo de contenido: Resolución de problemas Última revisión: 04/01/2023

¿Es posible establecer los tiempos de caída de SCL y SDA del controlador HPS I2C de forma independiente?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memoria externa FPGA IP Intel® Arria® 10
  • Interfaces de memoria externa FPGA IP Intel® Arria® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    El controlador HPS I2C es compatible con la función configurable de tiempo de descenso de SCL y SDA.

    Resolución

    Acerca de cómo implementar la configuración en el sistema operativo Linux, consulte el enlace: https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7.

    El diseñador puede configurar los parámetros de tiempo de descenso de SCL y SDA en el archivo dts, como:
     i2c-sda-falling-time-ns = ; /* anexado de boardinfo */
    i2c-scl-falling-time-ns = ; /* anexado de boardinfo */

    La información configurable de tiempo de descenso de SCL y SDA se agregó al manual de referencia técnica del sistema de procesadores duros Intel Arria 10 .

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