ID del artículo: 000085313 Tipo de contenido: Resolución de problemas Última revisión: 17/03/2023

¿Qué reloj de salida debería conectar con el Intel FPGA IP PHY nativo cuando se utiliza un fPLL como PLL de transceptor TX en Stratix® V, Arria® V y dispositivos de transceptores Cyclone® V?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

El reloj de salida se utiliza para conectarse al Intel® FPGA IP PHY nativo cuando se utiliza un fPLL como PLL de transceptor TX en Stratix® V, Arria® V y Cyclone® V. Los dispositivos de transceptores variarán dependiendo de si la reconfiguración dinámica del fPLL está activada o no.

Resolución

Cuando no está habilitada la reconfiguración dinámica del fPLL, debe conectar el puerto fPLL "outclk_0" al puerto "ext_pll_clk" nativo de PHY.

Cuando está habilitada la reconfiguración dinámica del fPLL, debe conectarse al puerto fPLL "phout[0]" al puerto "ext_pll_clk" nativo de PHY. El puerto "phout" está habilitado seleccionando la opción "Habilitar acceso al puerto de salida DPA PLL" de la ficha "Configuración" del editor de parámetros PLL.

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