ID del artículo: 000084272 Tipo de contenido: Resolución de problemas Última revisión: 26/04/2023

¿Por qué la simulación del decodificador ALTECC tiene fallas cuando el bit de paridad es incorrecto?

Entorno

    Edición de suscripción de Intel® Quartus® II
    Codificador/decodificador turbo FPGA IP Intel® IP-TURBO
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

En la versión 12.1 SP1 y posteriores del software Quartus® II, en la salida de la megafunción del decodificador ALTECC puede ver fallas en el bit de paridad para todos los errores de un solo bit.

Resolución

Para solucionar este problema, agregue una etapa de canalización en el resultado de decodificación estableciendo la latencia de salida del ciclo de reloj 1 en el asistente de ALTECC.

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