ID del artículo: 000084258 Tipo de contenido: Resolución de problemas Última revisión: 21/08/2023

¿Por qué se ven los siguientes errores cuando intento simular la configuración del puerto raíz PCIe Avalon-MM?

Entorno

  • Hard IP Arria® V para PCI Express* FPGA IP Intel®
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un error en las versiones v12.1SP1 y anteriores del software Quartus® II, el script de configuración de ModelSim® generado automáticamente, msim_setup.tcl, produce errores del formato que se muestra a continuación cuando se utiliza Stratix® V o Arria® V GZ Hard IP para PCI Express® IP configurado como un puerto raíz de memoria mapeada Avalon® (Avalon-MM). Estos errores se observan en ModelSim cuando se utiliza el script de instalación ubicado en el directorio siguiente:

    <Nombre de Qsys>\simulation\mentor\msim_setup.tcl

    # ** Error: (vopt-7) Error al abrir el archivo de información "pcie_sv_hip_avmm_0/_info" en modo de lectura.

    # No hay tal archivo o directorio. (errno = ENOENT)

    # ** Error: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2354): El módulo 'altpcietb_bfm_log_common' no está definido.

    # ** Error: (vopt-7) Error al abrir el archivo de información "pcie_sv_hip_avmm_0/_info" en modo de lectura.

    # No hay tal archivo o directorio. (errno = ENOENT)

    # ** Error: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2355): El módulo 'altpcietb_bfm_req_intf_common' no está definido.

    # ** Error: (vopt-7) Error al abrir el archivo de información "pcie_sv_hip_avmm_0/_info" en modo de lectura.

    # No hay tal archivo o directorio. (errno = ENOENT)

    # ** Error: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2356): El módulo 'altpcietb_bfm_shmem_common' no está definido.

    # ** Error: (vopt-7) Error al abrir el archivo de información "pcie_sv_hip_avmm_0/_info" en modo de lectura.

    # No hay tal archivo o directorio. (errno = ENOENT)

    # ** Error: ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2357): El módulo 'altpcietb_ltssm_mon' no está definido.

    # Error de optimización

    # Error al cargar el diseño

    Resolución

    El problema solo se observa con los scripts de simulación de IP independientes. El banco de pruebas completo autogenerado funciona correctamente.

    Como solución alternativa, quite las cuatro líneas 2354 a 2357 que se muestran a continuación y que se encuentran en el archivo altpcie_sv_hip_avmm_hwtcl.v

    altpcietb_bfm_log_common bfm_log_common ( .dummy_out (bfm_log_common_dummy_out));
    altpcietb_bfm_req_intf_common bfm_req_intf_common ( .dummy_out (bfm_req_intf_common_dummy_out));
    altpcietb_bfm_shmem_common bfm_shmem_common ( .dummy_out (bfm_shmem_common_dummy_out));
    altpcietb_ltssm_mon ltssm_mon ( .dummy_out (ltssm_dummy_out), .ep_ltssm (5\'h0), .rp_clk (sim_pipe_pclk_out), .rp_ltssm (ltssmstate), .rstn (npor));

    Este problema se solucionará en una versión futura del software Quartus® II.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Arria® V GZ

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