La IP física de Altera® Avalon®-MM para PCI Express® generada con Quartus® II versión 14.0 y anteriores muestra un menor rendimiento cuando se habilita la configuración vía protocolo (CvP). El problema se produce porque los contadores de crédito en la IP física de PCIe y el puente Avalon-MM no están sincronizados.
Para CvP, la periferia PCIe se carga antes de programar la estructura. Después de programar la periferia, el FPGA transmite y recibe paquetes PCIe. Esta interacción incrementa el contador de créditos en la PI física de PCIe. Poco después, la estructura se carga con los valores predeterminados de los contadores de crédito, lo que provoca una discrepancia entre los dos contadores.
Está previsto que este problema se solucione en una versión futura del software Quartus® II.
Para evitar este problema en Quartus® II versión 14.0 y anteriores, realice el siguiente cambio en RTL.
En el archivo altpciexpav_stif_tx_cntrl.v, cambie la línea siguiente de:
np_header_avail_reg <= np_header_avail;
Para:
np_header_avail_reg <= 1'b1;