ID del artículo: 000082952 Tipo de contenido: Resolución de problemas Última revisión: 30/12/2022

¿Por qué la interfaz XGMII de Ethernet 10G MAC Intel® FPGA IP genera los últimos bytes de datos con estado desconocido en la simulación?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet 10G MAC FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Puede encontrar el problema anterior si la señal de csr_reset de Ethernet 10G MAC Intel® FPGA IP no ha alternado una vez después del inicio de la simulación.

    Resolución

    Para evitar este problema, se debe alternar la señal de csr_reset una vez al comienzo de la simulación.

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