Descripción
La frecuencia de entrada (Fref) a la frecuencia de fase PLL Desfila (PFD) es FREF = FIN/N.
Según los parámetros de ciclo de bloqueo de fase (PLL) seleccionados por el ajustador, es posible que la configuración no se optimice y provocar que la fref a PLL PFD reportada supere el valor de frecuencia máxima informado en la hoja de datos del dispositivo.
Esto afecta a los PPL en modo de enteros.
Esto ocurre en el software Quartus® II versión 12.0 y anteriores.
Resolución
Si el FREF calculado supera la frecuencia máxima especificada en la hoja de datos del dispositivo, puede utilizar el modo PLL fraccional hasta que esto se corrija en una versión futura del software Quartus II.
Este problema se solucionará en la versión futura del software Quartus II.